JPS61289445A - クロツク制御方式 - Google Patents
クロツク制御方式Info
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- JPS61289445A JPS61289445A JP60132447A JP13244785A JPS61289445A JP S61289445 A JPS61289445 A JP S61289445A JP 60132447 A JP60132447 A JP 60132447A JP 13244785 A JP13244785 A JP 13244785A JP S61289445 A JPS61289445 A JP S61289445A
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- Japan
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- speed
- memory
- circuit
- clock
- program
- Prior art date
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高速プロセッサで直接低速メモリをアクセス
可能にするマイクロコンピュータシステムのクロック制
御方式に関する。
可能にするマイクロコンピュータシステムのクロック制
御方式に関する。
汎用プロセッサに限らずディジタル信号処理等の各種専
用プロセッサが普及し、また回路技術、製造技術の向上
に伴いこれらプロセッサが高速化する中で、周辺デバイ
スの速度は必ずしもプロセッサの速度に追従していない
のが現状である。
用プロセッサが普及し、また回路技術、製造技術の向上
に伴いこれらプロセッサが高速化する中で、周辺デバイ
スの速度は必ずしもプロセッサの速度に追従していない
のが現状である。
従来、高速プロセッサ用のメモリとしては一般にＲＡＭ
（ランダム・アクセス・メモリ）やＲＯＭ（リード・
オンリー・メモリ）が使用されてきた。ＲＡＭにはダイ
ナミック型とスタティック型があり、またＲＯＭにはマ
スク型やヒユーズ型等があるが、いずれも高速且つ大容
量化が進められている。
（ランダム・アクセス・メモリ）やＲＯＭ（リード・
オンリー・メモリ）が使用されてきた。ＲＡＭにはダイ
ナミック型とスタティック型があり、またＲＯＭにはマ
スク型やヒユーズ型等があるが、いずれも高速且つ大容
量化が進められている。
しかし、ＲＡＭは揮発性であるため、プロセッサを動作
させる場合に外部ハードウェアからプログラムを書込む
（ＩＰＬ）必要があり、しかも一旦電源をオフにすると
メモリ内容が消去されてしまうので再書込みが必要にな
る（これを避けるには保持回路が必要）。一方、ＲＯＭ
は不揮発性であるのでＲＡＭのような問題はないが、プ
ログラム内容の変更が容易でないため、一度作成したＲ
ＯＭは用途が限定され、汎用性がない。このため、少量
生産時やソフトウェア開発時には通さない。
させる場合に外部ハードウェアからプログラムを書込む
（ＩＰＬ）必要があり、しかも一旦電源をオフにすると
メモリ内容が消去されてしまうので再書込みが必要にな
る（これを避けるには保持回路が必要）。一方、ＲＯＭ
は不揮発性であるのでＲＡＭのような問題はないが、プ
ログラム内容の変更が容易でないため、一度作成したＲ
ＯＭは用途が限定され、汎用性がない。このため、少量
生産時やソフトウェア開発時には通さない。
上述したＲＡＭとＲＯＭの機能を併せもつのがＥＰ−Ｒ
ＯＭ （電気的書込み可能なＲＯＭ）やＥＥＰ−ＲＯＭ
（電気的書込み／消去可能なＲＯＭ）であるが、これ
らはいずれも低速であるので、高速プロセッサから直接
アクセスすることはできない。第７図はこの説明図で、
（ａｌはデータリード時におけるＣＰＵ側の規格、（ｂ
）はそのときのメモリ側の規格である。ＣＬＫはクロッ
ク、ＭＥＮはメモリ・イネーブル、ＡＯ〜Ａｌｌはアド
レス、ＤＯ〜Ｄ１５はデータ、Ｔ ＣＬＫ はＣＰＵク
ロック周期、ＴｄｌはＣＬＫの立下りからＭＥＮの立上
りまで遅延時間、Ｔｓｕ’ はデータバス・セットアツ
プ時間、Ｔａ２はメモリ側アクセス時間である。
ＯＭ （電気的書込み可能なＲＯＭ）やＥＥＰ−ＲＯＭ
（電気的書込み／消去可能なＲＯＭ）であるが、これ
らはいずれも低速であるので、高速プロセッサから直接
アクセスすることはできない。第７図はこの説明図で、
（ａｌはデータリード時におけるＣＰＵ側の規格、（ｂ
）はそのときのメモリ側の規格である。ＣＬＫはクロッ
ク、ＭＥＮはメモリ・イネーブル、ＡＯ〜Ａｌｌはアド
レス、ＤＯ〜Ｄ１５はデータ、Ｔ ＣＬＫ はＣＰＵク
ロック周期、ＴｄｌはＣＬＫの立下りからＭＥＮの立上
りまで遅延時間、Ｔｓｕ’ はデータバス・セットアツ
プ時間、Ｔａ２はメモリ側アクセス時間である。
動作を説明する。ＣＰＵ側から次に読出すべきアドレス
ＡＯ〜Ａｌｌが出力されると（斜線部）、これが安定し
た時点でＭＥＮがＨ（ハイ）になる。
ＡＯ〜Ａｌｌが出力されると（斜線部）、これが安定し
た時点でＭＥＮがＨ（ハイ）になる。
このＡＯ〜ＡｌｌとＭＥＮを受けたメモリはＴｄ１＋Ｔ
ｄ２遅れてＤｏ−Ｄ１５（プログラム、命令）を出力し
、これをＣＰＵ側で受は取る（斜線部）と１回の読出し
が終了する。このときメモリからＤＯ〜Ｄ１５が読出さ
れ、それをＣＰＵが受取るのに必要な時間Ｔｍ（マージ
ン）が必要であるので、メモリ側に要求されるアクセス
スピードは、Ｔａ２が下式を満たすものである必要があ
る。
ｄ２遅れてＤｏ−Ｄ１５（プログラム、命令）を出力し
、これをＣＰＵ側で受は取る（斜線部）と１回の読出し
が終了する。このときメモリからＤＯ〜Ｄ１５が読出さ
れ、それをＣＰＵが受取るのに必要な時間Ｔｍ（マージ
ン）が必要であるので、メモリ側に要求されるアクセス
スピードは、Ｔａ２が下式を満たすものである必要があ
る。
ＴＣＬＫ （Ｔｄｌ ＋Ｔｓｕ’＋Ｔｍ）≧Ｔｄ２
ところがＥＰ−ＲＯＭ＋７）Ｔａ２は一般にＲＡＭやＲ
ＯＭより大きい。そこで、高速プロセッサでＥＰ−ＲＯ
Ｍを扱う場合には何らかのインターフェース回路が必要
となる。第５図はその一例で、■はディジタル信号処理
専用の高速プロセッサ（Ｍａｉｎ ＣＰＵ） 、２は高
速のメモリブロック、３は低速のプログラム転送回路で
ある。ＣＰＵＩの周辺にはクロック発生回路１１、リセ
ット回路１２、電源回路１３、Ｉ１０コントローラ１４
等があり、これらのハードとメモリブロック２内のプロ
グラムを組合せることで１つの信号処理システムが構成
される。本例は主にプログラム開発ツールとして使用さ
れるもので、−例としてＡ／Ｄ （アナログ／デジタル
）およびＤ／Ａ （デジタル／アナログ）の各変換機能
を有する回路１５を接続してローパスフィルタ（Ｌ Ｐ
Ｆ）機能を実現している。
ところがＥＰ−ＲＯＭ＋７）Ｔａ２は一般にＲＡＭやＲ
ＯＭより大きい。そこで、高速プロセッサでＥＰ−ＲＯ
Ｍを扱う場合には何らかのインターフェース回路が必要
となる。第５図はその一例で、■はディジタル信号処理
専用の高速プロセッサ（Ｍａｉｎ ＣＰＵ） 、２は高
速のメモリブロック、３は低速のプログラム転送回路で
ある。ＣＰＵＩの周辺にはクロック発生回路１１、リセ
ット回路１２、電源回路１３、Ｉ１０コントローラ１４
等があり、これらのハードとメモリブロック２内のプロ
グラムを組合せることで１つの信号処理システムが構成
される。本例は主にプログラム開発ツールとして使用さ
れるもので、−例としてＡ／Ｄ （アナログ／デジタル
）およびＤ／Ａ （デジタル／アナログ）の各変換機能
を有する回路１５を接続してローパスフィルタ（Ｌ Ｐ
Ｆ）機能を実現している。
ＣＰＵＩとメモリブロック２の間はデータバスＤ−ＢＵ
ＳとアドレスバスＡ−ＢＵＳで接続され、それらの間に
は双方向パストランシーバ４１と一方向バソファ４２が
介在する。
ＳとアドレスバスＡ−ＢＵＳで接続され、それらの間に
は双方向パストランシーバ４１と一方向バソファ４２が
介在する。
メインのメモリブロック２にはメモリ２１ （ＲＡＭＩ
）とメモリ２２ （ＲＡＭ２） 、およびメモリコン
トローラ（デコーダ）２３が含まれる。第６図はメモリ
コントローラ２３の詳細で、端子■にはＣＰＵＩからの
ライトイネーブルＷＥが、また端子■にはメモリイネー
ブルＭＥＮが、更に端子■にはアドレスＡＤＲ（Ｈ）が
それぞれ入力する。端子■■はＲＡＭＩ、ＲＡＭ２に対
するメモリイネーブル出力ＥＮ、端子■■はそのライト
イネーブル出力ＷＥＮである。このメモリコントローラ
はアドレスＡＤＲ（Ｈ）でＲＡＭＩ、ＲＡＭ２の選択を
切替える簡易なデーコダである。表１にこのデコード論
理を示す。
）とメモリ２２ （ＲＡＭ２） 、およびメモリコン
トローラ（デコーダ）２３が含まれる。第６図はメモリ
コントローラ２３の詳細で、端子■にはＣＰＵＩからの
ライトイネーブルＷＥが、また端子■にはメモリイネー
ブルＭＥＮが、更に端子■にはアドレスＡＤＲ（Ｈ）が
それぞれ入力する。端子■■はＲＡＭＩ、ＲＡＭ２に対
するメモリイネーブル出力ＥＮ、端子■■はそのライト
イネーブル出力ＷＥＮである。このメモリコントローラ
はアドレスＡＤＲ（Ｈ）でＲＡＭＩ、ＲＡＭ２の選択を
切替える簡易なデーコダである。表１にこのデコード論
理を示す。
表 １
プログラム転送回路３はサブのメモリブロック５とサブ
の低速プロセッサ６を備え、その周辺にはクロック発生
回路６１、リセット回路６２、電源回路６３がある。ま
た、データバスＤ−ＢＵＳには双方向パストランシーバ
７１が、アドレスバスＡ−ＢＵＳには一方向バッファ７
２が介在している。メモリブロック５はメモリ５１
（ＲＡＭ３）とメモリ５２ （ＥＰ−ＲＯＭ）の他に
アドレスデコーダ５３を備え、このＥＰ−ＲＯＭがプロ
グラムの保存場所となる。
の低速プロセッサ６を備え、その周辺にはクロック発生
回路６１、リセット回路６２、電源回路６３がある。ま
た、データバスＤ−ＢＵＳには双方向パストランシーバ
７１が、アドレスバスＡ−ＢＵＳには一方向バッファ７
２が介在している。メモリブロック５はメモリ５１
（ＲＡＭ３）とメモリ５２ （ＥＰ−ＲＯＭ）の他に
アドレスデコーダ５３を備え、このＥＰ−ＲＯＭがプロ
グラムの保存場所となる。
動作を説明する。電源回路１３．６３をオンにすると、
先ずサブのＣＰＵ６が動作を開始し、メインＣＰＵＩと
メインメモリブロック２の間のバストランシーバ４１と
バッファ４２をオフにして両者の間のバスを分離する。
先ずサブのＣＰＵ６が動作を開始し、メインＣＰＵＩと
メインメモリブロック２の間のバストランシーバ４１と
バッファ４２をオフにして両者の間のバスを分離する。
これとは逆にパストランシーバ７１とバッファ７２をオ
ンにしてサブＣＰＵ５側のバスをメインメモリブロック
７２に接続する。そして、サブＣＰＵ６でメモリブロッ
ク５をアクセスし、そのＥＰ−ＲＯＭから読出したデー
タ（メインＣＰＵＩが実行するプログラム）をメインメ
モリブロック２のＲＡＭＩに転送する。
ンにしてサブＣＰＵ５側のバスをメインメモリブロック
７２に接続する。そして、サブＣＰＵ６でメモリブロッ
ク５をアクセスし、そのＥＰ−ＲＯＭから読出したデー
タ（メインＣＰＵＩが実行するプログラム）をメインメ
モリブロック２のＲＡＭＩに転送する。
これを所定のアドレスまで実行したらトランシーバ７１
とバッファ７２をオフにし、代りにトランシーバ４１と
バッファ４２をオンにする。このときまでメイン側のリ
セット回路１２にはサブＣＰＵ６からリセット制御信号
Ｒが入力されているのでメインＣＰＵＩはリセット状態
にあり、停止している。そして、プログラム転送が完了
して信号ＲがオフになるとメインＣＰＵＩは動作（例え
ばＬＰＦ処理）を開始する。
とバッファ７２をオフにし、代りにトランシーバ４１と
バッファ４２をオンにする。このときまでメイン側のリ
セット回路１２にはサブＣＰＵ６からリセット制御信号
Ｒが入力されているのでメインＣＰＵＩはリセット状態
にあり、停止している。そして、プログラム転送が完了
して信号ＲがオフになるとメインＣＰＵＩは動作（例え
ばＬＰＦ処理）を開始する。
上述したシステムはＥＰ−ＲＯＭにプログラムを保存し
、それをＲＡＭＩに移して高速ＣＰＵ １が動作するの
で、開始時のツールとしてはＥＰ−ＲＯＭ内のプログラ
ムのデパックが容易であり、しかも通常動作時は高速処
理が可能である。しかしながら、■メインメモリに高速
ＲＡＭを使用する場合、バス制御回路４１．４２やプロ
グラム転送回路３が必要で、システムが大規模且つ高価
になる、■メインメモリに高速ＲＯＭを使用すれば周辺
回路は不要となるが、プログラム変更が困難であるので
プログラム開発ツールとしては使用できない、■バス制
御回路４１．４２を介してメモリをアクセスするので、
その分スルーレートが低下する、等の欠点がある。本発
明はこの点を改善しようとするものである。
、それをＲＡＭＩに移して高速ＣＰＵ １が動作するの
で、開始時のツールとしてはＥＰ−ＲＯＭ内のプログラ
ムのデパックが容易であり、しかも通常動作時は高速処
理が可能である。しかしながら、■メインメモリに高速
ＲＡＭを使用する場合、バス制御回路４１．４２やプロ
グラム転送回路３が必要で、システムが大規模且つ高価
になる、■メインメモリに高速ＲＯＭを使用すれば周辺
回路は不要となるが、プログラム変更が困難であるので
プログラム開発ツールとしては使用できない、■バス制
御回路４１．４２を介してメモリをアクセスするので、
その分スルーレートが低下する、等の欠点がある。本発
明はこの点を改善しようとするものである。
本発明は、プログラムを格納した書換え可能な低速メモ
リと、該低速メモリからのプログラムが転送されて通常
動作時に使用される高速メモリと、これらメモリをアク
セスするプロセッサと、該プロセッサに対し動作クロッ
クを供給するクロック発生制御回路とを備え、該クロッ
ク発生制御回路は、該プロセッサが該低速メモリから該
高速メモリにデータ転送するときは低速クロックを出力
し、また該プロセッサが該高速メモリだけをアクセスす
るときは高速クロックを出力するものであることを特徴
とするものである。
リと、該低速メモリからのプログラムが転送されて通常
動作時に使用される高速メモリと、これらメモリをアク
セスするプロセッサと、該プロセッサに対し動作クロッ
クを供給するクロック発生制御回路とを備え、該クロッ
ク発生制御回路は、該プロセッサが該低速メモリから該
高速メモリにデータ転送するときは低速クロックを出力
し、また該プロセッサが該高速メモリだけをアクセスす
るときは高速クロックを出力するものであることを特徴
とするものである。
高速プロセッサはクロックが高速でも動作可能というこ
とで、低速クロックで動作できないわけではない。そこ
で、該プロセッサを低速クロックで動作させれば、低速
メモリから高速メモリに直接データ転送することができ
、他にデータ転送回路等を必要としない。しかも、該プ
ロセッサを高速クロックで動作させれば高速メモリの能
力に応じた高速処理が可能となるので、このようなりロ
ック発生制御回路を設けるだけで、データ転送に要する
大規模な周辺回路が不要となり、且つ１台のプロセッサ
で低、高速のメモリを使い分けることができる。以下、
図示の実施例を参照しながらこれを詳細に説明する。
とで、低速クロックで動作できないわけではない。そこ
で、該プロセッサを低速クロックで動作させれば、低速
メモリから高速メモリに直接データ転送することができ
、他にデータ転送回路等を必要としない。しかも、該プ
ロセッサを高速クロックで動作させれば高速メモリの能
力に応じた高速処理が可能となるので、このようなりロ
ック発生制御回路を設けるだけで、データ転送に要する
大規模な周辺回路が不要となり、且つ１台のプロセッサ
で低、高速のメモリを使い分けることができる。以下、
図示の実施例を参照しながらこれを詳細に説明する。
第１図は本発明の一実施例で、（ａ）はシステム全体の
概略ブロック図、（ｂ）はメモリマツプである。
概略ブロック図、（ｂ）はメモリマツプである。
本発明では同じＣＰＵＪＩが低速メモリ５２（例えばＥ
Ｐ−ＲＯＭ）のみならず高速メモリ２１，２２ （ＲＡ
Ｍ）もアクセスする。１０はこのためのクロック発生制
御回路である。メモリマツプはＥＰ−ＲＯＭ、ＲＡＭ１
．ＲＡＭ２（７）順に続き、ＥＰ−ＲＯＭにプログラム
が保存されている。ＲＡＭ１はこのプログラムが複写さ
れるエリアであり、またＲＡＭ２はデータおよびワーク
エリアとして使用される。ＣＰＵＩの周辺にはリセット
回路１２、電源回路１３、Ｉ１０コントローラ１４、Ａ
／ＤおよびＤ／Ａ変換器１５がある。これは第５図と同
様であるが、同図のプログラム転送回路３やバス制御回
路４１．４２は不要である。
Ｐ−ＲＯＭ）のみならず高速メモリ２１，２２ （ＲＡ
Ｍ）もアクセスする。１０はこのためのクロック発生制
御回路である。メモリマツプはＥＰ−ＲＯＭ、ＲＡＭ１
．ＲＡＭ２（７）順に続き、ＥＰ−ＲＯＭにプログラム
が保存されている。ＲＡＭ１はこのプログラムが複写さ
れるエリアであり、またＲＡＭ２はデータおよびワーク
エリアとして使用される。ＣＰＵＩの周辺にはリセット
回路１２、電源回路１３、Ｉ１０コントローラ１４、Ａ
／ＤおよびＤ／Ａ変換器１５がある。これは第５図と同
様であるが、同図のプログラム転送回路３やバス制御回
路４１．４２は不要である。
クロック発生制御回路１０は例えば第２図（ａ）のよう
に、クロック制御回路１０ａとクロック発生回路１０ｂ
からなる。クロック制御回路１０ａはリセット回路１２
のリセット信号Ｒ３Ｔの立上りから所定のセントアップ
時間Ｔｓｕ経過するとクロック制御信号ＣＴＬを立上げ
る。同図（ｂ）はこのタイムチャートで、リセット信号
Ｒ３Ｔは電源ＰＳの立上りを抵抗Ｒ１とコンデンサＣ１
で遅延させ、それをバッファＢで整形して作成する。ス
イッチＳＷは電源投入後にリセットする場合に用いる。
に、クロック制御回路１０ａとクロック発生回路１０ｂ
からなる。クロック制御回路１０ａはリセット回路１２
のリセット信号Ｒ３Ｔの立上りから所定のセントアップ
時間Ｔｓｕ経過するとクロック制御信号ＣＴＬを立上げ
る。同図（ｂ）はこのタイムチャートで、リセット信号
Ｒ３Ｔは電源ＰＳの立上りを抵抗Ｒ１とコンデンサＣ１
で遅延させ、それをバッファＢで整形して作成する。ス
イッチＳＷは電源投入後にリセットする場合に用いる。
このリセット信号ＲＳＴは一方でＣＰＵＩをリセットす
るために用いられるが、本例のようにクロック制御回路
１０ａに入力するとＴｓｕだけ遅延されてクロック制御
信号ＣＴＬになる。この遅延時間Ｔｓｕは抵抗Ｒ２とコ
ンデンサＣ２および抵抗Ｒ３゜Ｒ４で決定される。
るために用いられるが、本例のようにクロック制御回路
１０ａに入力するとＴｓｕだけ遅延されてクロック制御
信号ＣＴＬになる。この遅延時間Ｔｓｕは抵抗Ｒ２とコ
ンデンサＣ２および抵抗Ｒ３゜Ｒ４で決定される。
クロック発生回路１０ｂは水晶発振回路ＯＳＣの出力を
１ ／ ｎ分周器ＤＩＶ＋または１／ａｎ分周器ＤＩＶ
？で分周してクロックＣＬＫを発生する。
１ ／ ｎ分周器ＤＩＶ＋または１／ａｎ分周器ＤＩＶ
？で分周してクロックＣＬＫを発生する。
Ｇｌ、Ｇ２はこれら分周器の入力選択ゲートで、クロッ
ク制御信号ＣＴＬで排他的に開閉する。Ｇ１はアンドゲ
ート、Ｇ２はインヒビットゲートであるので、電源投入
後は先ず１／ａｎ分周器ＤＩＶ２の出力がクロックＣＬ
Ｋ （ａ＞ｌであるので低速）となり、信号ＣＴＬがＨ
になると１ ／ ｎ分周器ＤＩＶ＋の出力（高速）がク
ロックＣＬＫとなる。
ク制御信号ＣＴＬで排他的に開閉する。Ｇ１はアンドゲ
ート、Ｇ２はインヒビットゲートであるので、電源投入
後は先ず１／ａｎ分周器ＤＩＶ２の出力がクロックＣＬ
Ｋ （ａ＞ｌであるので低速）となり、信号ＣＴＬがＨ
になると１ ／ ｎ分周器ＤＩＶ＋の出力（高速）がク
ロックＣＬＫとなる。
ＣＰＵＩはリセット解除直後の低速クロックＣＬＫから
動作可能となり、ＥＰ−ＲＯＭのアドレス０００から動
作を開始する。この詳細を第３図に示す。ＥＰ−ＲＯＭ
のアドレス０００から途中までは転送プログラムで、こ
れを順次実行すると同じＥＰ−ＲＯＭのアドレス△△△
〜ロロロに格納されたメインプログラムがＲＡＭＩに転
送される。このときのＣＰＵ動作はＥＰ−ＲＯＭからの
読出しとＲＡＭＩへの書込みであるが、いずれも低速ク
ロ７りで行われる。低速クロックの最後の動作はアドレ
ス△Δ△−１であり、これを実行してＲＡＭＩの先頭ア
ドレスロロロ＋１ヘジャンプすると、以後は高速クロッ
クで動作する。第３図（ａ）はこの転送プログラムの内
容を示し、また（ｂ）はこれにより転送されるメインプ
ログラムの概要を示す。
動作可能となり、ＥＰ−ＲＯＭのアドレス０００から動
作を開始する。この詳細を第３図に示す。ＥＰ−ＲＯＭ
のアドレス０００から途中までは転送プログラムで、こ
れを順次実行すると同じＥＰ−ＲＯＭのアドレス△△△
〜ロロロに格納されたメインプログラムがＲＡＭＩに転
送される。このときのＣＰＵ動作はＥＰ−ＲＯＭからの
読出しとＲＡＭＩへの書込みであるが、いずれも低速ク
ロ７りで行われる。低速クロックの最後の動作はアドレ
ス△Δ△−１であり、これを実行してＲＡＭＩの先頭ア
ドレスロロロ＋１ヘジャンプすると、以後は高速クロッ
クで動作する。第３図（ａ）はこの転送プログラムの内
容を示し、また（ｂ）はこれにより転送されるメインプ
ログラムの概要を示す。
上述したクロックＣＬＫの低速から高速への切換えは、
ＣＰＵＩがアドレスΔΔΔ−１を読出してからアドレス
ロロロ＋１を読出すまでの間に行われるのが理想的であ
る。但し、タイマ型のクロック制御回路１０ａでセット
アツプ時間Ｔｓｕの管理が厳密に行えない場合は、低速
から高速への切換えが遅れる方向にマージンをとる。こ
のようにすると、メインプログラムの初期が低速クロッ
クで実行されるだけであり、フィルタ機能のように同じ
プログラムを永久に繰り返す場合には全く問題とならな
い。これに対し、Ｔｓｕが短かいとプログラム転送を完
了しない段階で高速モードに切換るので、ＥＰ−ＲＯＭ
からの読出し不良になることが予想される。
ＣＰＵＩがアドレスΔΔΔ−１を読出してからアドレス
ロロロ＋１を読出すまでの間に行われるのが理想的であ
る。但し、タイマ型のクロック制御回路１０ａでセット
アツプ時間Ｔｓｕの管理が厳密に行えない場合は、低速
から高速への切換えが遅れる方向にマージンをとる。こ
のようにすると、メインプログラムの初期が低速クロッ
クで実行されるだけであり、フィルタ機能のように同じ
プログラムを永久に繰り返す場合には全く問題とならな
い。これに対し、Ｔｓｕが短かいとプログラム転送を完
了しない段階で高速モードに切換るので、ＥＰ−ＲＯＭ
からの読出し不良になることが予想される。
第４図はクロ７り制御回路１０ａの他の例で、＋８＞は
カウンタ型、（１））はプログラム制御型である。
カウンタ型、（１））はプログラム制御型である。
（ａ）のクロック制御回路は、クロック発生回路の発振
回路Ｏ８Ｃの出力をカウンタＣＮＴでカウントし、リセ
ットされてから所定値に達するとキャリー出力Ｃａｒｒ
ｙを出す。これが前述のセントアップ時間Ｔｓｕに相当
し、このキャリー出力でフリップフロップＦＦを反転す
る。こＯＦＦはリセットされるとＱ出力をＬにし、クロ
ック入力があるとＱ出力をＨにするので、これをクロッ
ク制御信号ＣＴＬとして使用する。（ｂ）のプログラム
制御型はフリップフロップＦＦのクロック入力をＣＰＵ
の出力ボートで制御する。この出力ボートはＣＰＵＩが
プログラム転送を終了したときにＬからＨにするので確
実である。
回路Ｏ８Ｃの出力をカウンタＣＮＴでカウントし、リセ
ットされてから所定値に達するとキャリー出力Ｃａｒｒ
ｙを出す。これが前述のセントアップ時間Ｔｓｕに相当
し、このキャリー出力でフリップフロップＦＦを反転す
る。こＯＦＦはリセットされるとＱ出力をＬにし、クロ
ック入力があるとＱ出力をＨにするので、これをクロッ
ク制御信号ＣＴＬとして使用する。（ｂ）のプログラム
制御型はフリップフロップＦＦのクロック入力をＣＰＵ
の出力ボートで制御する。この出力ボートはＣＰＵＩが
プログラム転送を終了したときにＬからＨにするので確
実である。
以上述べたように本発明によれば、簡単なハードウェア
を使用するだけで高速プロセッサが直接低速メモリをア
クセスすることができるので、低コスト且つ小型の高速
プロセッサ用ソフトウェア開発ツールが実現できる。ま
た、高速プロセッサのプログラムをマスクＲＯＭ化する
必要がないため、プロセッサやメモリに汎用性を持たせ
ることができ、効率的な少量生産に向く利点がある。
を使用するだけで高速プロセッサが直接低速メモリをア
クセスすることができるので、低コスト且つ小型の高速
プロセッサ用ソフトウェア開発ツールが実現できる。ま
た、高速プロセッサのプログラムをマスクＲＯＭ化する
必要がないため、プロセッサやメモリに汎用性を持たせ
ることができ、効率的な少量生産に向く利点がある。
第１図は本発明の一実施例を示す構成図、第２図はクロ
ック発生制御回路の一例を示す説明図、第３図は第１図
のシステムの動作説明図、第４図はクロック制御回路の
他の例を示すブロック図、第５図は従来のマイクロコン
ピュータシステムの一例を示す構成図、第６図はそのメ
モリコントローラの詳細図、第７図はプロセッサとメモ
リの動作速度の関係を示すタイムチャートである。 図中、１は高速プロセッサ、１０はクロック発生制御回
路、１２はリセット回路、２１．２２は高速メモリ、５
２は低速メモリである。 出 願 人 富士通テン株式会社 代理人弁理士 青 柳 稔 ｅ：Ｉ
Ｈ
噴 Ｊｌ ψ ヒ −、Ｅ
ＣＬ ０１： （Ｊ Ｌ）−味
ック発生制御回路の一例を示す説明図、第３図は第１図
のシステムの動作説明図、第４図はクロック制御回路の
他の例を示すブロック図、第５図は従来のマイクロコン
ピュータシステムの一例を示す構成図、第６図はそのメ
モリコントローラの詳細図、第７図はプロセッサとメモ
リの動作速度の関係を示すタイムチャートである。 図中、１は高速プロセッサ、１０はクロック発生制御回
路、１２はリセット回路、２１．２２は高速メモリ、５
２は低速メモリである。 出 願 人 富士通テン株式会社 代理人弁理士 青 柳 稔 ｅ：Ｉ
Ｈ
噴 Ｊｌ ψ ヒ −、Ｅ
ＣＬ ０１： （Ｊ Ｌ）−味
Claims (1)
- プログラムを格納した書換え可能な低速メモリと、該
低速メモリからのプログラムが転送されて通常動作時に
使用される高速メモリと、これらメモリをアクセスする
プロセッサと、該プロセッサに対し動作クロックを供給
するクロック発生制御回路とを備え、該クロック発生制
御回路は、該プロセッサが該低速メモリから該高速メモ
リにデータ転送するときは低速クロックを出力し、また
該プロセッサが該高速メモリだけをアクセスするときは
高速クロックを出力するものであることを特徴とするマ
イクロコンピュータシステムのクロック制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60132447A JPS61289445A (ja) | 1985-06-18 | 1985-06-18 | クロツク制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60132447A JPS61289445A (ja) | 1985-06-18 | 1985-06-18 | クロツク制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61289445A true JPS61289445A (ja) | 1986-12-19 |
Family
ID=15081573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60132447A Pending JPS61289445A (ja) | 1985-06-18 | 1985-06-18 | クロツク制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61289445A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0267652A (ja) * | 1988-09-01 | 1990-03-07 | Mitsubishi Electric Corp | マイクロコンピュータ |
-
1985
- 1985-06-18 JP JP60132447A patent/JPS61289445A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0267652A (ja) * | 1988-09-01 | 1990-03-07 | Mitsubishi Electric Corp | マイクロコンピュータ |
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