JPH03219289A - 表示制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、カラーパレット部の色調基準の異なる表示を
行なう表示制御方法に関するものである。

（従来の技術） 表示部（デイスプレィ等の表示装置）へ任意の表示を行
なう制御は、表示制御装置が利用される。そして、この
表示制御装置による表示制御方法には各種のものがある
が、その一つとして、カラーパレット部を利用して任意
のカラー画像（多階調や多色の画像）を表示する方法が
ある。このカラーパレット部は、表示すべきカラー画像
の階調や色（以後階調及び色を合わせて単に色調と呼ぶ
ことにする。）を決定するために参照する一種のテーブ
ルで、ある項目を参照することにより、色調の情報を得
ることができる。

第２図に、従来の表示制御装置のブロック図を示す。

図に示した表示制御装置１には、基本クロック発生部２
１、表示制御信号発生部２２、ビデオメモリ部２３、上
位ＣＰＵインタフェース部２４、カラーパレット部２５
、ディジタル／アナログ変換部（ＤＡＣ）２６、そして
表示部２７が設けられている。

基本クロック発生部２１から表示制御信号発生部２２及
びカラーパレット部２５に向けて、クロック信号（ＣＬ
Ｋ）が出力されている。このＣＬＫは、表示制御信号発
生部２２及びカラーパレット部２５の動作タイミングを
制御するための信号である。

表示制御信号発生部２２からは、ビデオメモリ部２３に
向けてメモリコントロール信号（ＭＣ）が、上位ＣＰＵ
インタフェース部２４及びＤＡＣ２６に向けてデイスプ
レィイネーブル信号（ＤＳＰＥ）が、表示部２７に向け
て水平同期信号（ＨＤ）及び垂直同期信号（ＶＤ）が出
力されている。ＭＣは、ビデオメモリ部２３が、後に説
明するパレットアドレスデータ（ＰＡ）を出力するタイ
ミングを制御するための信号である。ＤＳＰＥは、上位
ＣＰＵインタフェース部２４に対してカラーパレット部
２５の書込み可能状態を通知し、さらにＤＡＣ２６の動
作を制御する信号である。

ＨＤは、表示部２７の水平同期を司る信号である。ＶＤ
は、表示部２７の垂直同期を司る信号である。

ビデオメモリ部２３からは、カラーパレット部２５に向
けてパレットアドレスデータ（ＰＡ）が出力されている
。なお、このパレットアドレスデータは、ＰＡＩ−ＰＡ
ヨのｍビットパラレルの信号である。このＰＡは、カラ
ーパレット部２５の読出しアドレスである。

上位ＣＰＵインタフェース部２４からは、カラーパレッ
ト部２５に向けてパレットコントロール信号（ＰＣ）及
びパレット設定データ（ＰＤ）が出力されている。なお
、このパレット設定データは、ＰＤ、〜ＰＤｎのｎビッ
トパラレルの信号である。ＰＣは、カラーパレット部２
５の書換え可能状態を設定する信号である。ＰＤは、カ
ラーパレット部２５に書込むパレットデータである。

カラーパレット部２５からは、ＤＡＣ２６に向けてＤＡ
Ｃ入カデカデータＡＣＤ）が出力されている。なお、こ
のＤＡＣ入力データは、ＤＡＣＤ＋〜ＤＡＣＤｎのｎビ
ットのパラレル信号で、カラーパレット部２５から読出
したパレットデータである。

ＤＡＣ２６からは、表示部２７に向けて表示信号（ＶＩ
ＩＩＥＯ）が出力されている。ＶＩＤＥＯは、表示部２
７に表示するためのアナログの表示信号（カラー画像信
号）である。

基本クロック発生部２１は、所定の周期でパルス（クロ
ック信号（ＣＬＫ））を出力する既知の計時手段から成
るものである。表示制御信号発生部２２は、ＣＬＫに同
期してメモリコントロール信号（ＭＣ）　　デイスプレ
ィイネーブル信号（ＤＳＰＥ）　、水平同期信号（ＨＤ
）　、垂直同期信号（ＶＤ）を出力するゲート回路等か
ら成るものである。ビデオメモリ部２３は、カラーパレ
ット部２５に向けて出力するためのパレットアドレスデ
ータ（ＰＡ）を格納するＲＡＭ等から成るものである。

上位ＣＰＵインタフェース部２４は、カラーパレット部
２５の内容変更の制御を行なうプロセッサ等から成るも
のである。なお、この上位ＣＰＵインタフェース部２４
は、図示しない上位ＣＰＵの制御、即ちカラーパレット
部の書換え要求に基づいて動作する。ＤＡＣ２６は、デ
ィジタル信号をアナログ信号へと変換するものである。

表示部２７は、デイスプレィ等の表示装置から成るもの
である。

以上の構成の表示制御装置１において、基本クロック発
生部２１及び表示制御信号発生部２２は、それぞれ、Ｃ
ＬＫ、ＨＤ、ＶＤを常時出力している。

表示部２７の表示を行なっている場合、表示制御信号発
生部２２は、ビデオメモリ部２３に対してはアドレス発
生を指示するＭＣを、また上位ＣＰＵインタフェース部
２４に対してはカラーパレット部２５の書換え禁止を、
ＤＡＣ２６に対しては動作許可を示す内容（ハイレベル
）を持つＤＳＰＥを出力する。

カラーパレット部２５は、ビデオメモリ部２３からＰＡ
を受けると、このＰＡにより示される位置の内容をＤＡ
ＣＤとしてＤＡＣ２６に向けて出力する。ＤＡＣ２６は
、このＤＡＣＤをアナログに変換し、ＶＩＤＥＯとして
表示部２７に出力する。表示部２７は、ＨＤ及びＶＤに
同期してＶＩＤＥＯに基づいた表示を行なう。

さて、表示部２７に表示する色調、即ち階調数や色の数
等を変更したい場合には、カラーパレット部２５の書換
えを行なう。具体的には、例えば今迄１０階調の表示を
行なっていたが、２０階調に変更するような場合、カラ
ーパレット部２５の内容、即ちパレットの数を１０から
２０へと増やす必要がある。このような場合、カラーパ
レット部２５の書換えが必要となる。

一般にカラーパレット部２５の書換えを実行するのは、
表示部２７のブランキング期間中に限られており、ここ
では、垂直ブランキング期間中であるものとする。この
ブランキング期間中にカラーパレット部２５の書換えを
限定するのは、表示部２７の表示に影響を及ぼさないた
めである。

カラーパレット部２５の書換えは上位ＣＰＵインタフェ
ース部２４の制御により実行される。上位ＣＰＵインタ
フェース部２４は、カラーパレット部２５の書換えを実
行しても良い時期、即ち垂直ブランキング期間中である
ことをＤＳＰＨにより認識する。即ち、表示制御信号発
生部２２は、ＶＤに同期した一定の周期で、ＤＳＰＥを
ハイレベルに設定する。これにより上位ＣＰＵインタフ
ェース部２４は、ＰＣを有効状態に設定し、カラーパレ
ット部２５に向けてＰＤを出力する。従って、カラーパ
レット部２５には、新たなＰＤが書込まれることになる
。なおこの場合、表示制御信号発生部２２はＭＣを無効
状態に設定して、ビデオメモリ部２３の動作を禁止する
。またＤＡＣ２６も、ＤＳＰＥがハイレベルになったの
を受けてその動作を停止する。

上位ＣＰＵインタフェース部２４がカラーパレット部２
５の書換えを完了し、ＤＳＰＥが再びロウレベルになっ
た場合、即ち、垂直ブランキング期間が完了した場合、
カラーパレット部２５からは先に説明した要領で新たな
色調基準のＤＡＣＤが出力され、その表示が表示部２７
になされる。

（発明が解決しようとする課題） 以上説明のように、従来の表示制御装置１における表示
制御方法は、カラーパレット部２５の書換えを実行する
期間がブランキング期間中に限定されていた。これは先
に説明したように、表示部２７の表示が乱れるのを防止
するためである。

このように、カラーパレット部２５の書換えをブランキ
ング期間中に限定していたため、例えば書換えの量が多
い場合、−回のブランキング期間中ではその書換えが完
了しないといった事態が発生する恐れがある。このよう
な場合、数回のブランキング期間に渡って書換えを行な
うことになる。このため、書換えを開始してから完了す
るための時間が大幅に増加し、さらには色調基準の異な
る内容がカラーパレット部２５内に混在してしまうとい
った問題が生じていた。これは、表示期間中は、カラー
パレット部２５の書換えを中断して待たなければならな
いためである。また、ブランキング期間終了直後に、書
換えの要求が発生したような場合、新た°にブランキン
グ期間が発生するまで書換えの処理を待たなければなら
ず、この待ち時間のため書換え要求を行なった上位ＣＰ
Ｕの処理能力の低下を招くといった問題も生じていた。

本発明は以上の点に着目してなされたもので、カラーパ
レット部の書換えを速やかかつ容易に実行することので
きる表示制御方法を提供することを目的とするものであ
る。

（課題を解決するための手段） 本発明の表示制御方法は、それぞれ異なる色調基準に従
ってカラー画像信号を生成する複数のカラーパレット部
を設け、前記１つのカラーパレット部により、表示部へ
表示すべきカラー画像の表示制御を行なう一方、前記他
のカラーパレット部について前記色調基準の変更処理を
実行し、前記表示部のブランキング期間中に、前記変更
処理の完了したカラーパレット部と前記表示制御中のカ
ラーパレット部とを切換えるものである。

（作用） 以上の方法は、複数のカラーパレット部を設け、一つの
カラーパレット部を用いて表示部の表示制御を行なう一
方、他のカラーパレット部については、必要に応じてそ
の書換えを随時実行する。そして、書換えを完了したカ
ラーパレット部と表示制御中のカラーパレット部とをブ
ランキング期間中に切換え、書換えが完了したカラーパ
レット部を新たな表示制御に利用する。

（実施例） 第１図は、本発明に係る表示制御装置のブロック図を示
す。

図に示した表示制御装置２には、基本クロック発生部１
１、表示制御信号発生部１２、ビデオメモリ部１３、同
期制御部１４、上位ＣＰＵインタフェース部１５、第１
及び第２のカラーパレット部１６．１７、ディジタル／
アナログ変換部（ＤＡＣ）１８、そして表示部１９が設
けられている。

基本クロック発生部１１から表示制御信号発生部１２及
び第１及び第２のカラーパレット部１６．１７に向けて
、クロック信号（ＣＬＫ）が出力されている。このＣＬ
Ｋは、表示制御信号発生部１２と第１及び第２のカラー
パレット部１６．１７の動作タイミングを制御するため
の信号である。

表示制御信号発生部１２からは、ビデオメモリ部１３に
向けてメモリコントロール信号（ＭＣ）が、同期制御部
１４に向けて同期制御クロック信号（５ＣＬＫ）が、Ｄ
ＡＣｌ８に向けてデイスプレィイネーブル信号（ＤＳＰ
Ｅ）が、表示部１９に向けて水平同期信号（ＨＤ）が、
そして同期制御部１４及び表示部１９に向けて垂直同期
信号（ＶＤ）が出力されている。ＭＣは、ビデオメモリ
部１３が、後に説明するパレットアドレスデータ（ＰＡ
）を出力するタイミングを制御するための信号である。

５ＣＬＫは、同期制御部１４の動作タイミングを制御す
るための信号である。ＤＳＰＥは、上位ＣＰＵインタフ
ェース部１５に対して第１及び第２のカラーパレット部
１６．１７の書込み可能状態を通知し、さらにＤＡＣｌ
　８の動作を制御する信号である。ＨＤは、表示部１９
の水平同期を司る信号である。ＶＤは、表示部２７の垂
直同期を司る信号である。

ビデオメモリ部１３からは、第１及び第２のカラーパレ
ット部１６．１７に向けてパレットアドレスデータ（Ｐ
Ａ）が出力されている。なお、このパレットアドレスデ
ータは、Ｐ　Ａ　＋〜ＰＡ、のｍビットパラレルの信号
である。このＰＡは、第１及び第２のカラーパレット部
１６．１７の読出しアドレスである。

同期制御部１４からは、上位ＣＰＵインタフェース部１
５に向けてパレット切換信号終了信号（ＰＣＨＧＥ　”
）が、第１のカラーパレット部１６４こ向けて選択信号
Ａ　（ＳＥＬＡ）が出力されている。なお、この５ＥＬ
Ａはインバータ２０を介して選択信号Ｂ　（ＳＥＬＢ）
として第２のカラーパレット部１７に向けて出力されて
いる。

上位ＣＰＵインタフェース部１５からは、同期制御部１
４に向けてパレット切換信号（ＰＣＨＧ）が、第１及び
第２のカラーパレット部１６．１７に向けてパレットコ
ントロール信号（ＰＣｌびパレット設定データ（ＰＤ）
が出力されている。

なお、このパレット設定データは、ＰＤ、〜ＰＤｎのｎ
ビットパラレルの信号である。ＰＣは、カラーパレット
部の書換え可能状態を設定する信号である。ＰＤは、第
１及び第２のカラーパレット部１６．１７に書込むパレ
ットデータである。

第１及び第２のカラーパレット部１６．１７からは、Ｄ
ＡＣ１８に向けてＤＡＣ入力データ（ＤＡＣＤ）が出力
されている。なお、この０ＡＣＤは、ＤＡＣＤＩＮＤＡ
ＣＤｎのｎビットのパラレル信号で、第１及び第２のカ
ラーパレット部１６．１７から読出したパレットデータ
である。

ＤＡＣ１８からは、表示部１９に向けて表示信号（ＶＩ
ＤＥＯ）が出力されている。ＶＩＤＥＯは、表示部１９
に表示するためのアナログの表示信号である。

基本クロック発生部１１は、所定の周期でパルス（クロ
ック信号（ＣＬＫ））を出力する既知の計時手段から成
るものである。表示制御信号発生部１２は、ＣＬＫに同
期して、同期制御クロック信号（５ＬＣＫ）　　メモリ
コントロール信号（ＭＣ）　デイスプレィイネーブル信
号（ＤＳＰＥ）　、水平同期信号（ＨＤ）、垂直同期信
号（ＶＤ）を出力するゲート回路等から成るものである
。ビデオメモリ部１３は、第１及び第２のカラーパレッ
ト部１６．１７に向けて出力するためのパレットアドレ
スデータ（ＰＡ）を格納するＲＡＭ等から成るものであ
る。同期制御部１４は、表示部１９の表示制御に第１の
カラーパレット部１６と第２のカラーパレット部１７の
何れを利用するかの切換制御を行なうゲート回路等から
なるものである。上位ＣＰＵインタフェース部１５は、
第１及び第２のカラーパレット部１６゜］７の内容変更
の制御を行なうプロセッサ等から成るものである。なお
、この上位ＣＰＵインタフェース部１５は、図示しない
上位ＣＰＵの制御、即ちカラーパレット部の書換え要求
に基づいてその動作を行なう。ＤＡ、Ｃ１８は、ディジ
タル信号をアナログ信号へと変換するものである。表示
部１９は、デイスプレィ等の表示装置から成るものであ
る。

以上の構成の表示制御装置２における表示制御方法を第
３図を参照しながら説明する。

第３図は、本発明に係る動作説明図である。

まず、基本クロック発生部１１及び表示制御信号発生部
１２は、それぞれ、ＣＬ　Ｋ　、　５ＣＬＫ。

ＨＤ、　ＶＤ、　ＤＳＰＥを一定の周期で出力し続ける
。

さて、第１のカラーパレット部１６が表示制御に利用さ
れ、第２のカラーパレット部１７が書換え可能な状態で
あるものとする（図中■）。即ち、この場合同期制御部
１４は、５ＥＬＡをハイレベルに設定して出力する、従
って、５ＥＬＢはロウレベルになる。第１のカラーパレ
ット部１６は、５ＥＬＡがハイレベルであるのを認識し
、ビデオメモリ部１３から出力されるＰＡに基づいてＤ
ＡＣｌ　８に向けて０ＡＣＤを出力することになる。

一方、第２のカラーパレット部１７は、５ＥＬＢがロウ
レベル及びＰＣが有効であるのを認識すると、上位ＣＰ
Ｕインタフェース部１５から出力されるＰＤの書込みを
実行する。

さて、上位ＣＰｔＪインタフェース部１５は、第２のカ
ラーパレット部１７の書換えを完了すると、ＰＣ）ＩＧ
を有効状態（ハイレベル）に設定する。

これを受けて同期制御部１４は、ＰＣｔ−ＩＧを有効状
態（ロウレベル）に設定し、ＶＤがロウレベル、即ち垂
直ブランキング期間の到来と同時に５ＥＬＡをロウレベ
ルに設定する。従って、表示部１９への表示制御が第１
のカラーパレット部１６から第２のカラーパレット部１
７へと切換わることになる（図中■） ここで、上位ＣＰＵインタフェース部１５は、第１のカ
ラーパレット部１６の書換えを実行することができる。

この書換えが完了すると、先に説明した要領で、同期制
御部１４は再び垂直ブランキング期間中に５ＥＬＡを切
換える（図中■）。

このように、上位ＣＰＵインタフェース部１５は、表示
部１９の表示制御に利用されていないカラーパレット部
については、随時その書換えを実行することができ、書
換えが完了した後に発生する垂直ブランキング期間中に
、この書換えが完了したカラーパレット部を表示制御に
利用するよう制御する。

なお、第３図では、連続する垂直ブランキング期間（Ｖ
Ｄのロウレベル）で第１のカラーパレット部１６、第２
のカラーパレット部１７の切換えを実行する場合を説明
したが、これは上位ＣＰＵインタフェース部１５が書換
えを完了してＰＣＨＧを出力した直後に発生する垂直ブ
ランキング期間（ＶＤのロウレベル）にその切換えがな
される。

従って、書換えが長引けば、連続した垂直ブランキング
期間に切換えがなされなくなる。

本発明は以上の実施例に限定されない。

実施例では、カラーパレット部が２つである場合を例に
説明したが、その数は特に限定されるものではない。ま
た、カラーパレット部の切換えをタイミングは垂直ブラ
ンキング期間に限定されず、例えば水平ブランキング期
間中に行なってもよい。

（発明の効果） 以上説明した本発明の表示制御方法は、カラーパレット
部を複数用意し、表示制御に利用しているカラーパレッ
ト部以外については、随時書換えを行ない、書換えが完
了した場合にはブランキング期間中にその切換えを行な
うため、書換え実行が中断して長時間に渡るといった事
態を回避し、さらに表示部の表示の乱れを防止すること
ができる。

【図面の簡単な説明】

第１図は本発明に係る表示制御装置のブロック図、第２
図は従来の表示制御装置のブロック図、第３図は本発明
に係る動作説明図である。 １１・・・基本クロック発生部、 １２・・・表示制御信号発生部、 １３・・・ビデオメモリ部、１４・・・同期制御部、１
５・・・上位ＣＰＵインタフェース部、１６・・・第１
のカラーパレット部、 １７・・・第２のカラーパレット部、 １８・・・ディジタル／アナログ変換部（ＤＡＣ）、１
９・・・表示部。

Claims (1)

1. 【特許請求の範囲】 それぞれ異なる色調基準に従ってカラー画像信号を生成
   する複数のカラーパレット部を設け、前記１つのカラー
   パレット部により、表示部へ表示すべきカラー画像の表
   示制御を行なう一方、前記他のカラーパレット部につい
   て前記色調基準の変更処理を実行し、 前記表示部のブランキング期間中に、前記変更処理の完
   了したカラーパレット部と前記表示制御中のカラーパレ
   ット部とを切換えることを特徴とする表示制御方法。