JP2758399B2 - 画像メモリ - Google Patents
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、映像処理装置においてディジタル映像信
号を書き込み、それを読み出すビデオ画像メモリに関
し、特にその制御回路の制御動作の改良に関するもので
ある。 〔従来の技術〕 第３図は従来の画像メモリの書き込み，読み出し回路
のブロック図であり、図において、６は読み出しデータ
のラッチ回路、９は画像メモリである。 次に動作について説明する。画像メモリへの書き込み
は、書き込みアドレス信号Ｂで指定されたメモリアドレ
スへ、書き込みパルスＣにより画像データＡを書き込む
ことで行なわれる。画像メモリからの読み出しは、メモ
リのチップセレクト信号Ｊは常時イネーブルであるた
め、書き込みアドレスと読み出しアドレスとが時分割で
送られてくる前記アドレス信号Ｂで読み出しアドレスを
指定することで行なわれ、そのメモリアドレスの画像デ
ータ信号Ｈが随時出力される。この出力されたデータ
を、読み出しデータラッチ信号Ｄによってラッチ回路６
でラッチし、画像データ出力Ｉとして出力する。第４図
にその動作タイミングを示す。 ここで読み出されるデータは、６ビットであり、画像
情報としては26＝64階調のデータとして表わすことがで
きる。これを輝度データと言うが、この６ビットの輝度
データを表示装置に表示するために、ある点の６ビット
で表わされる明るさの強弱を点灯時間に置き換え、６ビ
ットのディジタル値をパルス幅に変換するようにしてい
る。 このパルス幅への変換の方法を以下に説明する。映像
信号は１画面が1/60秒毎に更新されており、画像メモリ
の内容も1/60秒毎に書き換えられている。ここで表示装
置上のある１点に着目すると、この１点も前述のとおり
1/60秒毎に点灯／不点灯、あるいは点灯においても明る
さの強弱がつけられている。これを６ビット＝64階調の
輝度データで表わしている。つまり６ビットのデータが
すべて“1"の時、輝度としてはMax値であることを示
し、すべて“0"の時、Min値つまりその点は不点灯
（黒）であることを示す。この６ビットの輝度データを
1/60秒内にそのデータに相当するパルス幅（長さ）に変
換するために、６ビットを下位３ビット，上位３ビット
に分け、基準比較値と下位，上位毎に別々に比較し、パ
ルス幅に変換するようにしている。 第５図に示すように、1/60秒間を14回のステージに分
け、下位３ビットはT1〜T7の各サブステージａ毎に、上
位３ビットはT8〜T14の各サブステージ毎に、データに
よりそのサブステージの点灯を制御する。ここでT8〜T
14間のサブステージt2は、T1〜T7のサブステージt1の７
倍の期間である。 このような操作を1/60秒間に行い、ある長さのパルス
幅に変換する。 この様子を第６図のフローチャートを用いてより詳し
く説明する。即ち、この変換動作は第６図に示すよう
に、まずデータの下位３ビットをロードし（ステップS
1）、比較値6Hと比較し（ステップS2）、6Hとの大，小
に応じて所定パルス幅の“H"あるいは“L"を出力する
（ステップS3）。以下ステップS4〜S6において順次比較
値5H,4H,3H,2H,1H,0Hと比較されるので、結局下位３ビ
ットの値に等しいパルス幅のパルスが出力される。次に
ステップS8において、上位３ビットをロードし、まず比
較値0Hと比較する（ステップS9）。このとき上位３ビッ
トと比較値0Hとの大，小に応じて下位３ビットの７倍の
パルス幅の“H"あるいは“L"が出力される（ステップS1
0）。以下ステップS11〜S12において順次比較値1H,2H,3
H,4H,5Hと比較することにより上位３ビットの値に等し
いパルス幅のパルスが出力され、下位３ビットの値に応
じたパルスとあわせて６ビットの輝度データのパルス幅
への変換が完了する（ステップS13）。そして以上の操
作は1/60秒毎に繰返し実行される（ステップS14）。 以上の説明ではある１点に着目したが、同じ操作を表
示装置上の全画面について1/60秒間に実行しなければな
らない。このため、ある点の比較と比較の間（例えば第
６図の6Hと5Hの間）の時間に他点の比較を行うことによ
り、タイムロスをなくし効率的に1/60秒間に全画面のデ
ータについてパルス幅に変換している。 以上のようにして、画像メモリから読み出された６ビ
ットのデータは、表示装置に表示される。画像メモリへ
の書き込み，読み出しから見ると、書き込みは1/60秒毎
にメモリの下位アドレスから上位アドレスへ順に書き換
えが行われているのに対し、読み出しは前述のパルス幅
への変換で述べたとおり、指定されるアドレスは下位か
ら上位へと順には行われておらず、決められたパターン
で1/60秒間に全メモリの各アドレスにつき上述の比較回
数、つまり下位７回，上位７回の計14回ずつがそれぞれ
読み出される。よって1/60秒間にメモリへの書き込み１
回に対して読み出しは14回ずつ、全メモリアドレスにつ
いて行われる。 〔発明が解決しようとする問題点〕 従来の画像メモリの書き込み・読み出し回路は以上の
ように構成されているので、書き込み・読み出しが非同
期に行なわれる。例えば第５図のT7の比較からT8の比較
に移る間でデータの書き換えが起こり、このとき期間t1
と期間t2での書き込みデータに差があると、画面の明る
さに変化を生じ、正しい明るさに制御ができず、表示画
面にちらつきが発生してしまうという問題点があった。 この発明は上記のような問題点を解消するためになさ
れたもので、表示画面のちらつきをなくすとともに画質
を改善できる画像メモリを得ることを目的とする。 〔問題点を解決するための手段〕 この発明に係る画像メモリは、A/D変換された映像情
報を書き込むためのフレームメモリと、該フレームメモ
リより上記映像情報が転送され、該映像情報を、点灯，
消灯がパルスの長さによって制御される表示装置に出力
するための、上記フレームメモリと同容量のバッファメ
モリと、１枚の表示画面が書き換えられる所定の期間ご
とに、そのメモリエリアの全てのアドレスについて、上
記バッファメモリからのデータの所定回数の読み出しが
行われた際に、該バッファメモリからのデータの読み出
しと該バッファメモリへのデータの書き込みとをオーバ
ーラップさせないデータの転送タイミングを検出して上
記フレームメモリからバッファメモリへのデータの転送
制御信号を発生し上記バッファメモリに向けて出力する
転送制御信号発生回路とを備えるようにしたものであ
る。 〔作用〕 この発明においては、転送制御信号発生回路は、フィ
ールドメモリから１枚の表示画面が書き換えられる所定
の期間ごとに、そのメモリエリアの全てのアドレスにつ
いて、バッファメモリからのデータの所定回数の読み出
しが行われた際に、バッファメモリからのデータの読み
出しとバッファメモリへのデータの書き込みとをオーバ
ーラップさせないデータの転送タイミングを検出し、転
送メモリアドレス及びデータとその書き込みパルスを発
生することにより、１フレーム期間中の１アドレスにつ
き14回の読み出し後、次フレームの１回目の読み出しが
起こるまでの間に書き換えを実行するように制御するか
ら、表示画面のちらつきが解消される。 〔実施例〕 以下、この発明の一実施例を図について説明する。第
１図は本発明の一実施例による画像メモリを示し、図に
おいて、第３図と同一，又は相当部分は同一符号を付し
て示している。１は画像データＡが指定アドレスＢへ書
き込み信号Ｃにより書き込まれる画像フレームメモリ、
４は読み出しラッチ信号Ｄにより指定アドレスＢをラッ
チする回路、７はラッチ信号Ｄと基準比較信号Ｅとの論
理積をもとにライトパルスＧを発生する回路、３は上述
の論理積値により指定アドレスＢとラッチ回路４により
ラッチされた指定アドレスＢとを選択するアドレススイ
ッチ回路、５は画像フレームメモリ１からの読み出しデ
ータをラッチ信号Ｄによりラッチし、ライトパルスＧに
より出力するデータラッチ回路である。 また、２はデータラッチ回路５より出力された画像デ
ータを選択出力アドレスＦと、ライトパルスＧにより書
き込み、ラッチ信号Ｄにより画像データを出力する画像
バッファメモリ、６は画像バッファメモリ２よりの画像
データをラッチ信号Ｄによりラッチし、読み出し画像デ
ータＩとして出力するラッチ回路である。10は１枚の表
示画面が書き換えられる所定の期間ごとに、そのメモリ
エリアの全てのアドレスについて、上記画像バッファメ
モリ２からのデータの所定回数の読み出しが行われた際
に、該画像バッファメモリ２からのデータの読み出しと
該画像バッファメモリ２へのデータの書き込みとをオー
バーラップさせないデータの転送タイミングを検出して
上記画像フレームメモリ１から画像バッファメモリ２へ
のデータの転送制御信号を発生し上記画像バッファメモ
リに向けて出力する転送制御信号発生回路であり、上記
アドレススイッチ回路３、アドレスラッチ回路４、デー
タラッチ回路5,6、ライトパルス発生回路７およびAND回
路８から構成されている。 次に動作について説明する。 本発明における各構成要素の動作タイミング図を第２
図に示す。図中T,TR,TWは書き込み・読み出し期間を示
す。画像フレームメモリ１への書き込みは従来方式と同
じで、ラッチ信号ＤのＴ期間中に入るアドレスＢにデー
タＡをライトパルスＣにより書き込む。TR期間中には画
像フレームメモリ１からのデータ読み出しと画像バッフ
ァメモリ２からのデータ読み出しを行い、該バッファメ
モリ２から読み出されたデータが従来と同様の方法で基
準比較値と比較され、これに応じたパルス幅に変換され
る。 メモリ1,2間のデータ転送は、基準比較信号Ｅが“H"
レベル、つまり14回目の読み出しが起こった時に実行さ
れる。１回目から13回目までの読み出し期間中はAND回
路８の出力は常に“L"レベルであり、従ってこの間Ｇ信
号は常に“H"レベルであり、またＦ信号もラッチ回路４
によりラッチされていないアドレスＢがそのまま出力さ
れる。但しアドレスラッチ回路４におけるＢ信号のラッ
チ、ラッチ回路５におけるメモリ１の読み出しデータの
ラッチはＤ信号の立ち上がりにより常時行われている。 Ｅ信号が“H"レベルになるとAND回路８出力はＤ信号
が“H"レベルの期間つまり第２図中のTW期間に“H"レベ
ルとなり、TR期間にラッチ回路４でラッチされたアドレ
スＢがスイッチ回路３からメモリ２の書き込みアドレス
として出力され、ライトパルス発生回路７からのライト
パルスＧによりTR期間にメモリ１から読み出したデータ
をラッチしたデータラッチ回路５から出力され、メモリ
２へ書き込まれる。即ち、第２図のタイミングに示す通
り、データが14回読み出されたメモリ２のアドレスに
は、同じメモリ位置のメモリ１のデータが書き込まれる
こととなる。このことを全メモリエリアについて行うた
め、比較途中のデータの書き換わりがなくなり、必ず14
回目の読み出しが行われた後にデータの書き換えが行わ
れる。 このように、14回目の読み出しが行われた後にデータ
の書き込みを行なうようにしたので、表示画面のちらつ
きがなくなり、画質向上が可能となる。 なお、上記実施例ではフレームメモリ1,バッファメモ
リ２に８ビット入出力ピン兼用のタイプのメモリを設け
たものを示したが、１ビット入力／出力分離タイプのメ
モリを1,2に使用してもよい。 〔発明の効果〕 以上のように、この発明に係る画像メモリによれば、
A/D変換された映像情報を書き込むためのフレームメモ
リと、該フレームメモリより上記映像情報が転送され、
該映像情報を、点灯，消灯がパルスの長さによって制御
される表示装置に出力するための、上記フレームメモリ
と同容量のバッファメモリと、１枚の表示画面が書き換
えられる所定の期間ごとに、そのメモリエリアの全ての
アドレスについて、上記バッファメモリからのデータの
所定回数の読み出しが行われた際に、該バッファメモリ
からのデータの読み出しと該バッファメモリへのデータ
の書き込みとをオーバーラップさせないデータの転送タ
イミングを検出して上記フレームメモリからバッファメ
モリへのデータの転送制御信号を発生し上記バッファメ
モリに向けて出力する転送制御信号発生回路とを備え、
バッファメモリからのデータの読み出しと該バッファメ
モリへのデータの書き込みとをオーバーラップさせない
データのタイミングにおいて書き換えを行えるように、
書き込み，読み出しを制御するようにしたので、表示画
面のちらつきを解消でき、画質の向上が得られる効果が
ある。
号を書き込み、それを読み出すビデオ画像メモリに関
し、特にその制御回路の制御動作の改良に関するもので
ある。 〔従来の技術〕 第３図は従来の画像メモリの書き込み，読み出し回路
のブロック図であり、図において、６は読み出しデータ
のラッチ回路、９は画像メモリである。 次に動作について説明する。画像メモリへの書き込み
は、書き込みアドレス信号Ｂで指定されたメモリアドレ
スへ、書き込みパルスＣにより画像データＡを書き込む
ことで行なわれる。画像メモリからの読み出しは、メモ
リのチップセレクト信号Ｊは常時イネーブルであるた
め、書き込みアドレスと読み出しアドレスとが時分割で
送られてくる前記アドレス信号Ｂで読み出しアドレスを
指定することで行なわれ、そのメモリアドレスの画像デ
ータ信号Ｈが随時出力される。この出力されたデータ
を、読み出しデータラッチ信号Ｄによってラッチ回路６
でラッチし、画像データ出力Ｉとして出力する。第４図
にその動作タイミングを示す。 ここで読み出されるデータは、６ビットであり、画像
情報としては26＝64階調のデータとして表わすことがで
きる。これを輝度データと言うが、この６ビットの輝度
データを表示装置に表示するために、ある点の６ビット
で表わされる明るさの強弱を点灯時間に置き換え、６ビ
ットのディジタル値をパルス幅に変換するようにしてい
る。 このパルス幅への変換の方法を以下に説明する。映像
信号は１画面が1/60秒毎に更新されており、画像メモリ
の内容も1/60秒毎に書き換えられている。ここで表示装
置上のある１点に着目すると、この１点も前述のとおり
1/60秒毎に点灯／不点灯、あるいは点灯においても明る
さの強弱がつけられている。これを６ビット＝64階調の
輝度データで表わしている。つまり６ビットのデータが
すべて“1"の時、輝度としてはMax値であることを示
し、すべて“0"の時、Min値つまりその点は不点灯
（黒）であることを示す。この６ビットの輝度データを
1/60秒内にそのデータに相当するパルス幅（長さ）に変
換するために、６ビットを下位３ビット，上位３ビット
に分け、基準比較値と下位，上位毎に別々に比較し、パ
ルス幅に変換するようにしている。 第５図に示すように、1/60秒間を14回のステージに分
け、下位３ビットはT1〜T7の各サブステージａ毎に、上
位３ビットはT8〜T14の各サブステージ毎に、データに
よりそのサブステージの点灯を制御する。ここでT8〜T
14間のサブステージt2は、T1〜T7のサブステージt1の７
倍の期間である。 このような操作を1/60秒間に行い、ある長さのパルス
幅に変換する。 この様子を第６図のフローチャートを用いてより詳し
く説明する。即ち、この変換動作は第６図に示すよう
に、まずデータの下位３ビットをロードし（ステップS
1）、比較値6Hと比較し（ステップS2）、6Hとの大，小
に応じて所定パルス幅の“H"あるいは“L"を出力する
（ステップS3）。以下ステップS4〜S6において順次比較
値5H,4H,3H,2H,1H,0Hと比較されるので、結局下位３ビ
ットの値に等しいパルス幅のパルスが出力される。次に
ステップS8において、上位３ビットをロードし、まず比
較値0Hと比較する（ステップS9）。このとき上位３ビッ
トと比較値0Hとの大，小に応じて下位３ビットの７倍の
パルス幅の“H"あるいは“L"が出力される（ステップS1
0）。以下ステップS11〜S12において順次比較値1H,2H,3
H,4H,5Hと比較することにより上位３ビットの値に等し
いパルス幅のパルスが出力され、下位３ビットの値に応
じたパルスとあわせて６ビットの輝度データのパルス幅
への変換が完了する（ステップS13）。そして以上の操
作は1/60秒毎に繰返し実行される（ステップS14）。 以上の説明ではある１点に着目したが、同じ操作を表
示装置上の全画面について1/60秒間に実行しなければな
らない。このため、ある点の比較と比較の間（例えば第
６図の6Hと5Hの間）の時間に他点の比較を行うことによ
り、タイムロスをなくし効率的に1/60秒間に全画面のデ
ータについてパルス幅に変換している。 以上のようにして、画像メモリから読み出された６ビ
ットのデータは、表示装置に表示される。画像メモリへ
の書き込み，読み出しから見ると、書き込みは1/60秒毎
にメモリの下位アドレスから上位アドレスへ順に書き換
えが行われているのに対し、読み出しは前述のパルス幅
への変換で述べたとおり、指定されるアドレスは下位か
ら上位へと順には行われておらず、決められたパターン
で1/60秒間に全メモリの各アドレスにつき上述の比較回
数、つまり下位７回，上位７回の計14回ずつがそれぞれ
読み出される。よって1/60秒間にメモリへの書き込み１
回に対して読み出しは14回ずつ、全メモリアドレスにつ
いて行われる。 〔発明が解決しようとする問題点〕 従来の画像メモリの書き込み・読み出し回路は以上の
ように構成されているので、書き込み・読み出しが非同
期に行なわれる。例えば第５図のT7の比較からT8の比較
に移る間でデータの書き換えが起こり、このとき期間t1
と期間t2での書き込みデータに差があると、画面の明る
さに変化を生じ、正しい明るさに制御ができず、表示画
面にちらつきが発生してしまうという問題点があった。 この発明は上記のような問題点を解消するためになさ
れたもので、表示画面のちらつきをなくすとともに画質
を改善できる画像メモリを得ることを目的とする。 〔問題点を解決するための手段〕 この発明に係る画像メモリは、A/D変換された映像情
報を書き込むためのフレームメモリと、該フレームメモ
リより上記映像情報が転送され、該映像情報を、点灯，
消灯がパルスの長さによって制御される表示装置に出力
するための、上記フレームメモリと同容量のバッファメ
モリと、１枚の表示画面が書き換えられる所定の期間ご
とに、そのメモリエリアの全てのアドレスについて、上
記バッファメモリからのデータの所定回数の読み出しが
行われた際に、該バッファメモリからのデータの読み出
しと該バッファメモリへのデータの書き込みとをオーバ
ーラップさせないデータの転送タイミングを検出して上
記フレームメモリからバッファメモリへのデータの転送
制御信号を発生し上記バッファメモリに向けて出力する
転送制御信号発生回路とを備えるようにしたものであ
る。 〔作用〕 この発明においては、転送制御信号発生回路は、フィ
ールドメモリから１枚の表示画面が書き換えられる所定
の期間ごとに、そのメモリエリアの全てのアドレスにつ
いて、バッファメモリからのデータの所定回数の読み出
しが行われた際に、バッファメモリからのデータの読み
出しとバッファメモリへのデータの書き込みとをオーバ
ーラップさせないデータの転送タイミングを検出し、転
送メモリアドレス及びデータとその書き込みパルスを発
生することにより、１フレーム期間中の１アドレスにつ
き14回の読み出し後、次フレームの１回目の読み出しが
起こるまでの間に書き換えを実行するように制御するか
ら、表示画面のちらつきが解消される。 〔実施例〕 以下、この発明の一実施例を図について説明する。第
１図は本発明の一実施例による画像メモリを示し、図に
おいて、第３図と同一，又は相当部分は同一符号を付し
て示している。１は画像データＡが指定アドレスＢへ書
き込み信号Ｃにより書き込まれる画像フレームメモリ、
４は読み出しラッチ信号Ｄにより指定アドレスＢをラッ
チする回路、７はラッチ信号Ｄと基準比較信号Ｅとの論
理積をもとにライトパルスＧを発生する回路、３は上述
の論理積値により指定アドレスＢとラッチ回路４により
ラッチされた指定アドレスＢとを選択するアドレススイ
ッチ回路、５は画像フレームメモリ１からの読み出しデ
ータをラッチ信号Ｄによりラッチし、ライトパルスＧに
より出力するデータラッチ回路である。 また、２はデータラッチ回路５より出力された画像デ
ータを選択出力アドレスＦと、ライトパルスＧにより書
き込み、ラッチ信号Ｄにより画像データを出力する画像
バッファメモリ、６は画像バッファメモリ２よりの画像
データをラッチ信号Ｄによりラッチし、読み出し画像デ
ータＩとして出力するラッチ回路である。10は１枚の表
示画面が書き換えられる所定の期間ごとに、そのメモリ
エリアの全てのアドレスについて、上記画像バッファメ
モリ２からのデータの所定回数の読み出しが行われた際
に、該画像バッファメモリ２からのデータの読み出しと
該画像バッファメモリ２へのデータの書き込みとをオー
バーラップさせないデータの転送タイミングを検出して
上記画像フレームメモリ１から画像バッファメモリ２へ
のデータの転送制御信号を発生し上記画像バッファメモ
リに向けて出力する転送制御信号発生回路であり、上記
アドレススイッチ回路３、アドレスラッチ回路４、デー
タラッチ回路5,6、ライトパルス発生回路７およびAND回
路８から構成されている。 次に動作について説明する。 本発明における各構成要素の動作タイミング図を第２
図に示す。図中T,TR,TWは書き込み・読み出し期間を示
す。画像フレームメモリ１への書き込みは従来方式と同
じで、ラッチ信号ＤのＴ期間中に入るアドレスＢにデー
タＡをライトパルスＣにより書き込む。TR期間中には画
像フレームメモリ１からのデータ読み出しと画像バッフ
ァメモリ２からのデータ読み出しを行い、該バッファメ
モリ２から読み出されたデータが従来と同様の方法で基
準比較値と比較され、これに応じたパルス幅に変換され
る。 メモリ1,2間のデータ転送は、基準比較信号Ｅが“H"
レベル、つまり14回目の読み出しが起こった時に実行さ
れる。１回目から13回目までの読み出し期間中はAND回
路８の出力は常に“L"レベルであり、従ってこの間Ｇ信
号は常に“H"レベルであり、またＦ信号もラッチ回路４
によりラッチされていないアドレスＢがそのまま出力さ
れる。但しアドレスラッチ回路４におけるＢ信号のラッ
チ、ラッチ回路５におけるメモリ１の読み出しデータの
ラッチはＤ信号の立ち上がりにより常時行われている。 Ｅ信号が“H"レベルになるとAND回路８出力はＤ信号
が“H"レベルの期間つまり第２図中のTW期間に“H"レベ
ルとなり、TR期間にラッチ回路４でラッチされたアドレ
スＢがスイッチ回路３からメモリ２の書き込みアドレス
として出力され、ライトパルス発生回路７からのライト
パルスＧによりTR期間にメモリ１から読み出したデータ
をラッチしたデータラッチ回路５から出力され、メモリ
２へ書き込まれる。即ち、第２図のタイミングに示す通
り、データが14回読み出されたメモリ２のアドレスに
は、同じメモリ位置のメモリ１のデータが書き込まれる
こととなる。このことを全メモリエリアについて行うた
め、比較途中のデータの書き換わりがなくなり、必ず14
回目の読み出しが行われた後にデータの書き換えが行わ
れる。 このように、14回目の読み出しが行われた後にデータ
の書き込みを行なうようにしたので、表示画面のちらつ
きがなくなり、画質向上が可能となる。 なお、上記実施例ではフレームメモリ1,バッファメモ
リ２に８ビット入出力ピン兼用のタイプのメモリを設け
たものを示したが、１ビット入力／出力分離タイプのメ
モリを1,2に使用してもよい。 〔発明の効果〕 以上のように、この発明に係る画像メモリによれば、
A/D変換された映像情報を書き込むためのフレームメモ
リと、該フレームメモリより上記映像情報が転送され、
該映像情報を、点灯，消灯がパルスの長さによって制御
される表示装置に出力するための、上記フレームメモリ
と同容量のバッファメモリと、１枚の表示画面が書き換
えられる所定の期間ごとに、そのメモリエリアの全ての
アドレスについて、上記バッファメモリからのデータの
所定回数の読み出しが行われた際に、該バッファメモリ
からのデータの読み出しと該バッファメモリへのデータ
の書き込みとをオーバーラップさせないデータの転送タ
イミングを検出して上記フレームメモリからバッファメ
モリへのデータの転送制御信号を発生し上記バッファメ
モリに向けて出力する転送制御信号発生回路とを備え、
バッファメモリからのデータの読み出しと該バッファメ
モリへのデータの書き込みとをオーバーラップさせない
データのタイミングにおいて書き換えを行えるように、
書き込み，読み出しを制御するようにしたので、表示画
面のちらつきを解消でき、画質の向上が得られる効果が
ある。
【図面の簡単な説明】
第１図はこの発明の一実施例による画像メモリを示すブ
ロック図、第２図はこの発明の一実施例のタイミングチ
ャート図、第３図は従来のビデオ画像メモリ制御回路を
示すブロック図、第４図は従来技術におけるタイミング
チャート図、第５図はこの発明に関連する比較方式を示
す図、第６図は第５図の比較方式を表わしたフローチャ
ート図である。 図において、１は画像フレームメモリ、２は画像バッフ
ァメモリ、３はアドレススイッチ回路、４はアドレスラ
ッチ回路、５はフレームメモリデータのラッチ回路、６
はバッファメモリデータのラッチ回路、７はライトパル
ス発生回路、８はAND回路、10は転送制御信号発生回路
である。 なお図中同一符号は同一又は相当部分を示す。
ロック図、第２図はこの発明の一実施例のタイミングチ
ャート図、第３図は従来のビデオ画像メモリ制御回路を
示すブロック図、第４図は従来技術におけるタイミング
チャート図、第５図はこの発明に関連する比較方式を示
す図、第６図は第５図の比較方式を表わしたフローチャ
ート図である。 図において、１は画像フレームメモリ、２は画像バッフ
ァメモリ、３はアドレススイッチ回路、４はアドレスラ
ッチ回路、５はフレームメモリデータのラッチ回路、６
はバッファメモリデータのラッチ回路、７はライトパル
ス発生回路、８はAND回路、10は転送制御信号発生回路
である。 なお図中同一符号は同一又は相当部分を示す。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭59−229593（ＪＰ，Ａ)
特開 昭60−217387（ＪＰ，Ａ)
特開 昭62−151890（ＪＰ，Ａ)
特開 昭49−122622（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．A/D変換された映像情報を書き込むためのフレーム
メモリと、 該フレームメモリより上記映像情報が転送され、該映像
情報を、点灯，消灯がパルスの長さによって制御される
表示装置に出力するための、上記フレームメモリと同容
量のバッファメモリと、 １枚の表示画面が書き換えられる所定の期間ごとに、そ
のメモリエリアの全てのアドレスについて、上記バッフ
ァメモリからのデータの所定回数の読み出しが行われた
際に、該バッファメモリからのデータの読み出しと該バ
ッファメモリへのデータの書き込みとをオーバーラップ
させないデータの転送タイミングを検出して上記フレー
ムメモリからバッファメモリへのデータの転送制御信号
を発生し上記バッファメモリに向けて出力する転送制御
信号発生回路とを備えたことを特徴とする画像メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62292834A JP2758399B2 (ja) | 1987-11-19 | 1987-11-19 | 画像メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62292834A JP2758399B2 (ja) | 1987-11-19 | 1987-11-19 | 画像メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01135189A JPH01135189A (ja) | 1989-05-26 |
| JP2758399B2 true JP2758399B2 (ja) | 1998-05-28 |
Family
ID=17786958
Family Applications (1)
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|---|---|---|---|
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Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2758399B2 (ja) |
Families Citing this family (1)
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Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59229593A (ja) * | 1983-06-13 | 1984-12-24 | 富士通株式会社 | 画像メモリ制御方式 |
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| JPH0833728B2 (ja) * | 1985-12-26 | 1996-03-29 | パイオニア株式会社 | 画像出力装置 |
-
1987
- 1987-11-19 JP JP62292834A patent/JP2758399B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01135189A (ja) | 1989-05-26 |
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