JPH0429070B2

JPH0429070B2 -

Info

Publication number: JPH0429070B2
Application number: JP60267026A
Authority: JP
Inventors: Takatoshi Ishii
Original assignee: ASCII Corp
Current assignee: ASCII Corp
Priority date: 1985-11-27
Filing date: 1985-11-27
Publication date: 1992-05-15
Also published as: JPS62125390A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、表示制御装置に関する。

［従来の技術］コンピユータシステムにおいて、CRT等を表
示する表示制御装置は、表示すべきデータを一
旦、表示メモリに書込み記憶した後に、その表示
メモリからデータを読出して、CRTに表示する
ようになつている。

この場合、画素密度を高くしたり、または、カ
ラー表示を行なう場合には、上記表示メモリの容
量を大きくする必要が生じる。また、カラー表示
する場合、使用するカラーの種類（カラーの階
調）を多くする程、その表示メモリの容量を多く
必要とする。

また、モノクロの場合でも表示階調数を多くす
ると、表示メモリの容量が大きくなり、その容量
が益々増大するという問題がある。

［発明の目的］本発明は、上記従来技術の問題点に着目してな
されたもので、表示メモリの容量を増やさないで
階調数を多くすることができる表示制御装置を提
供することを目的とするものである。

［発明の概要］本発明は、表示メモリの容量を増やさないで階
調数を多くすることができるようにするために、
画像表示する目的で表示メモリに記憶させた並列
データを、表示メモリが出力する並列データ毎
に、ラツチが取込み保持し、上記表示メモリが出
力する次のデータと、上記ラツチが出力している
データとを加算回路が加算し、等価的にビツト数
を増やすものである。

また、表示メモリが出力しているデータと、上
記ラツチが出力しているデータとの差を検出し、
この差が所定値以内のときに、上記加算回路の出
力を選択し、その差が所定値より大きいときに
は、表示メモリが出力しているデータの２倍を選
択するようにしたものである。

［発明の実施例］第１図は、本発明の第１実施例を示すブロツク
図である。

表示制御装置１０は、表示コントローラ２０
と、表示メモリ３０と、ラツチ４０と、加算回路
５０とを有する。

表示コントローラ２０は、表示メモリ３０が並
列データを１つ出力する度に、ストローブ信号を
ラツチ４０に送るものであり、表示メモリ３０
は、所定ビツト数から成る並列データ（書込みデ
ータ）を記憶するものである。表示メモリ３０
は、通常、１画面を同時に表示できる容量を有す
るものである。

ラツチ４０は、表示メモリ３０が出力する並列
データ毎に、取込み保持するものであり、加算回
路５０は、表示メモリ３０が出力しているデータ
と、ラツチ４０が出力しているデータとを加算す
る回路である。

なお、表示装置３は、画像を表示するCRT等
である。

次に、上記第１実施例の動作について説明す
る。

第４図は、上記実施例に使用されている表示メ
モリ３０から出力される並列データの一例を示す
図表である。

この第４図に示すように、表示メモリ３０が
「６」、「６」、「５」、「５」、………（10進数）を
順
次、出力している。この出力データは３ビツトで
構成されている。

そして、これらのデータをラツチ４０がラツチ
し、上記表示メモリ３０の出力データとラツチ４
０の出力データとが、加算回路５０で加算され
る。つまり、まず、表示メモリ３０の出力「６」
とラツチ４０の出力「６」とが加算されて、加算
回路５０が「12」を出力し、次に、表示メモリ３
０の出力「５」とラツチ４０の出力「６」とが加
算されて、加算回路５０が「11」と出力する。そ
して、次に、表示メモリ３０の出力「５」とラツ
チ４０の出力「５」とが加算されて、加算回路５
０が「10」を出力する。

上記の場合、表示メモリ３０の出力データは３
ビツトであるのに対して、加算回路５０の出力デ
ータ「12」、「11」、「10」（10進数）は４ビツトで
構成される。したがつて、表示メモリ３０の容量
を増やさないで、階調数が１ビツト分、多くな
る。

なお、第４図は、後述する第２実施例の説明を
同時に行なうために、減算回路６０、差判別回路
７０、選択回路８０の出力を記載してあるが、第
１実施例の説明においては、減算回路６０等の出
力以降は不要である。

第２図は、本発明の第２実施例を示すブロツク
図である。

なお、第１図、に示した要素と同一の要素につ
いては、同一の符号を付し、その説明を省略す
る。

上記第２実施例は、表示メモリ３０の出力デー
タの変化が大きいときの応答を改善するものであ
り、第２実施例が第１実施例と異なる点は、減算
回路６０と、差判別回路７０と、選択回路８０と
が付加されている点である。

また、信号処理装置９０は、減算回路６０と、
差判別回路７０と、選択回路８０と、ラツチ４０
と、加算回路５０とを有するものである。

減算回路６０は、表示メモリ３０が出力してい
るデータと、ラツチ４０が出力しているデータと
の差の大きさを検出する信号変化量検出手段の１
つである。

差判別回路７０は、減算回路６０によつて算出
された差が、−１〜＋１の間であるか否かを判別
する回路であり、−１〜＋１の間である場合にの
み、「１」を出力するものである。

選択回路８０は、減算回路６０の出力が−１〜
＋１の場合に、加算回路５０の信号を選択し、減
算回路６０の出力が−１より小さいかまたは＋１
以上の場合に、表示メモリ３０の出力を２倍して
から出力するものである。この２倍するときに、
最下位ビツトは「０」を入力する。

差判別回路７０と選択回路８０とは、信号選択
手段の１つであり、この信号選択手段は、上記デ
ータの差が所定値以内のときに、加算回路５０の
出力を選択し、上記データの差が所定値より大き
いときに、表示メモリ３０が出力しているデータ
の２倍を選択するものである。

第３図は、差判別回路７０の一例を示す回路図
である。

差判別回路７０は、AND回路７１，７２と、
インバータ７２ａ，７２ｂ，７２ｃと、OR回路
７３とで構成されている。

AND回路７１は、減算回路６０の出力信号が
「1111」（＝−１）のときに、「１」を出力するも
のである。AND回路７２は、減算回路６０の出
力信号の上位３ビツトを反転してANDをとるの
で、それが「0001」（＝１）または、「0000」（＝
０）のときに、「１」を出力するものである。な
お、AND回路７１，７２のビツト数は、処理す
べき信号のビツト数に応じて変えればよい。

次に、上記第２実施例の動作について説明す
る。

まず、表示メモリ３０の出力データの変化が大
きいときの応答について説明する。第４図におい
て、表示メモリ３０の出力データが「５」、「１」、
「４」、………（10進数）を順次、出力している。
そして、これらのデータをラツチ４０がラツチ
し、上記表示メモリ３０の出力データとラツチ４
０の出力データとが、加算回路５０で算される。

つまり、まず、表示メモリ３０の１つ前の出力
「５」とラツチ４０の出力「５」とが加算されて、
加算回路５０が「10」を出力し、次に、表示メモ
リ３０の出力「５とラツチ４０の出力「１」とが
加算されて、加算回路５０が「６」を出力する。
そして、次に、表示メモリ３０の出力「１」とラ
ツチ４０の出力「４」とが加算されて、加算回路
５０が「５」を出力する。

上記の場合、表示メモリ３０の出力データの変
化が大きいのに、加算回路５０の出力データの変
化が相対的に縮小されるという結果が生じる。こ
のように、出力データの変化が縮小された状態
を、第５図に一点鎖線で示してある。

表示メモリ３０の出力データと、そのラツチさ
れたデータとは、減算回路６０に送られ、この減
算回路６０において、１つ前のデータと現在のデ
ータとの差が求められる。この差が、−１〜＋１
に入るか否かが、差判別回路７０で判断される。
その差が−１〜＋１に入れば、差判別回路７０の
出力信号が「１」になる。これは、その差が−１
のときに、AND回路７１が「１」を出力するか
らであり、その差が０または＋１のときに、
AND回路７２が「１」を出力するからである。

そして、差検出回路７０が「１」を出力すれ
ば、加算回路５０からの信号がそのまま、表示制
御回路１０Ａの出力信号となる。一方、差検出回
路７０が「０」を出力すれば、表示メモリ３０か
らの信号が２倍されて、表示制御装置１０Ａの出
力信号となる。

ここで、差検出回路７０の出力信号が小さけれ
ば、１つ前のデータと現在のデータとを加算し、
１ビツト多い（５ビツトの）デジタル信号が出力
される。一方、差検出回路７０の出力信号が大き
ければ、現在のデータの２倍を出力するので、１
つ前のデータとの加算による弊害が出ずに、１ビ
ツト多い（５ビツトの）デジタル信号が出力され
る。

第５図は、第４図において、減算回路と差判別
回路と選択回路とが存在する場合（第２実施例）
と、これらの回路が存在しない場合（第１実施
例）とを比較した図である。

実線で示す特性は、第２実施例の場合（減算回
路と差判別回路と選択回路とが存在する場合）で
あり、一点鎖線で示す特性は、第１実施例の場合
（減算回路と差判別回路と選択回路とが存在しな
い場合）である。

このように、減算回路と差判別回路と選択回路
とが存在しないと、表示メモリ３０からの表示デ
ータが急激に変化している場合、その変化量が少
なくなつて出力される。したがつて、瞬時応答性
（急激な表示データの変化に対する応答性）が悪
化する。

なお、上記実施例においては、減算回路７０の
出力が−１〜＋１の範囲でのみ、加算回路５０か
らの信号を選択するようにしているが、上記より
も多少広い範囲で、加算回路５０からの信号を選
択するようにしてもよい。

第２Ａ図は、第２図に示す第２実施例の変形例
であり、本発明の第３実施例を示す表示制御装置
１０Ｂのブロツク図である。

この実施例は、カラー表示を行なう場合に適し
た表示制御装置であり、第２図の実施例における
表示メモリ３０の代わりに、表示メモリ３１，３
２，３３を設け、信号処理回路９０の代わりに、
信号処理回路９１，９２，９３を設けたものであ
る。

なお、表示メモリ３１，３２，３３は、第２図
に示す表示メモリ３０と基本的には同じものであ
るが、表示メモリ３１，３２は、３ビツト出力メ
モリ（３面分の画像情報を記憶するメモリ）であ
り、表示メモリ３３は、２ビツト出力のメモリ
（２面分の画像情報を記憶するメモリ）である。
信号処理回路９１，９２，９３は、第２図に示す
信号処理回路９０と同じものである。

この第３実施例は、カラー表示を行なう場合の
表示制御装置である。すなわち、たとえば、表示
メモリ３１と信号処理回路９１とによつて、Ｇ
（グリーン）信号を処理し、表示メモリ３２と信
号処理回路９２とによつて、Ｒ（レツド）信号を
処理し、表示メモリ３３と信号処理回路９３とに
よつて、Ｂ（ブルー）信号を処理し、このように
して処理された信号を表示装置３ａに送ると、こ
の表示装置３ａがカラー画像を表示する。この場
合、表示メモリ３１，３２，３３で保持記憶する
画像情報は合計８ビツトであるのに対し、表示装
置３ａに供給する情報は11ビツト相当であるの
で、カラーの種類（カラー階調）を多くすること
ができる。

第２Ａ図は、第２図の実施例を変形したもので
あるが、これと同じように、第１図の実施例を変
形してもよい。すなわち、第１図の表示メモリ３
０を３つ設け、ラツチ４０と加算回路５０のみと
で構成される信号処理回路を３つ設けてもよい。

［発明の効果］本発明によれば、表示メモリの容量を増加しな
いで階調数を多くすることができるという効果を
有する。

【図面の簡単な説明】

第１図は、本発明の第１実施例を示すブロツク
図である。第２図は、本発明の第２実施例を示す
ブロツク図である。第２Ａ図は、上記第２実施例
の変形例を示す図である。第３図は、第２実施例
に使用されている差判別回路を示す図である。第
４図は、上記実施例に使用されている表示メモリ
から出力される並列データの一例を示す図表であ
る。第５図は、第４図に示す例において、減算回
路と検出回路とが存在する場合と、これらの回路
が存在しない場合とを比較した図表である。３０，３１，３２，３３…表示メモリ、４０…
ラツチ、５０…加算回路、６０…減算回路、７０
…信号変化量検出回路の一例としての差判別回
路、８０，８１…選択回路。

Claims

【特許請求の範囲】１所定ビツト数から成る並列データを記憶する
表示メモリと；この表示メモリが出力する前記並列データ毎
に、取込み保持するラツチ手段と；前記表示メモリが出力するデータと、前記ラツ
チ手段が出力するデータとを加算する加算回路
と；前記表示メモリが出力しているデータと、前記
ラツチ手段が出力しているデータとの差を検出す
る信号変化量検出手段と；前記データの差が所定値以内のときに、前記加
算回路の出力を選択し、前記データの差が所定値
より大きいときに、前記表示メモリが出力してい
るデータの２倍を選択する信号選択手段と；を有することを特徴とする表示制御装置。