JP3331626B2 - 巡回型雑音低減装置 - Google Patents
巡回型雑音低減装置Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、静止画像または動画中
の静止領域の雑音を低減するために用いられる巡回型雑
音低減装置の演算係数の設定に関するものである。
の静止領域の雑音を低減するために用いられる巡回型雑
音低減装置の演算係数の設定に関するものである。
【０００２】
【従来の技術】従来、この種の装置は例えば図７に示す
ような構成であった。同図中の入力端子１より入力され
た映像信号は乗算器２によってＫ倍される。ここで、Ｋ
の値は０≦Ｋ≦１に設定される。乗算器２の出力は加算
器３を通って出力されると同時に単位遅延素子４に入力
される。単一遅延素子４の出力は、例えばフレームメモ
リを使用した場合には１フレーム遅延され、乗算器５に
より（１−Ｋ）倍されて加算器３に出力され、入力端子
１からの信号と加算される。一般的に、静止画像におい
ては、同一画素の雑音は各フレーム間で無相関であるか
ら、上記動作をくり返すことで映像信号の雑音成分の低
減が行なわれる。
ような構成であった。同図中の入力端子１より入力され
た映像信号は乗算器２によってＫ倍される。ここで、Ｋ
の値は０≦Ｋ≦１に設定される。乗算器２の出力は加算
器３を通って出力されると同時に単位遅延素子４に入力
される。単一遅延素子４の出力は、例えばフレームメモ
リを使用した場合には１フレーム遅延され、乗算器５に
より（１−Ｋ）倍されて加算器３に出力され、入力端子
１からの信号と加算される。一般的に、静止画像におい
ては、同一画素の雑音は各フレーム間で無相関であるか
ら、上記動作をくり返すことで映像信号の雑音成分の低
減が行なわれる。
【０００３】
【発明が解決しようとする課題】上記のような従来の技
術において、係数Ｋの値は、映像信号中に含まれる雑音
成分の量に応じて固定的に設定する方法が取られていた
ため、以下に説明するような問題があった。
術において、係数Ｋの値は、映像信号中に含まれる雑音
成分の量に応じて固定的に設定する方法が取られていた
ため、以下に説明するような問題があった。
【０００４】例えば、Ｋ＝１／２としたときの巡回加算
回数と雑音低減度について考えると以下のようになる。
初期の状態（これを１回目の巡回加算と定義する）では
入力端子１に出力される映像信号がそのまま出力端子６
より出力されるとする。２回目の加算器３では入力映像
信号の１／２倍されたものと１フレーム前の同一画素映
像信号の１／２倍されたものが加算される。ここで、映
像信号中の雑音の振幅成分をＮとすると、加算器３の出
力の雑音の振幅成分は √｛（ＫＮ）2 ＋［（１−Ｋ）Ｎ］2 ｝となる。 この√の中の第１項は乗算器２の出力の雑音電力、第２
項は乗算器５の出力の雑音電力を示している。ここでは
Ｋ＝１／２としているので、 √｛（Ｎ／２）2 ＋（Ｎ／２）2 ｝＝Ｎ／√２となる。 即ち、雑音は１／√２に低減される。本明細書では、こ
の１／√２にあたる値を雑音低減度と定義する。
回数と雑音低減度について考えると以下のようになる。
初期の状態（これを１回目の巡回加算と定義する）では
入力端子１に出力される映像信号がそのまま出力端子６
より出力されるとする。２回目の加算器３では入力映像
信号の１／２倍されたものと１フレーム前の同一画素映
像信号の１／２倍されたものが加算される。ここで、映
像信号中の雑音の振幅成分をＮとすると、加算器３の出
力の雑音の振幅成分は √｛（ＫＮ）2 ＋［（１−Ｋ）Ｎ］2 ｝となる。 この√の中の第１項は乗算器２の出力の雑音電力、第２
項は乗算器５の出力の雑音電力を示している。ここでは
Ｋ＝１／２としているので、 √｛（Ｎ／２）2 ＋（Ｎ／２）2 ｝＝Ｎ／√２となる。 即ち、雑音は１／√２に低減される。本明細書では、こ
の１／√２にあたる値を雑音低減度と定義する。
【０００５】以下、Ｋ＝１／２としたときの雑音低減度
を順次計算すると、次のようになる。
を順次計算すると、次のようになる。
【０００６】上記のＫ＝１／２の場合の計算結果をグラ
フにすると図３のようになる。また、上述したと同様の
手法でＫ＝２／３、Ｋ＝１／１０の場合も計算し、図３
中に併記した。図３よりわかるようにＫの値が大きいと
雑音低減度の収束が速いが収束値が大きく、雑音低減の
効果が小さい。逆にＫの値が小さいと雑音低減度の収束
値は小さくなるが収束が遅い。つまり、従来の雑音低減
装置では、静止画像の雑音を速やかに、かつ十分に低減
することができないという問題点があった。
フにすると図３のようになる。また、上述したと同様の
手法でＫ＝２／３、Ｋ＝１／１０の場合も計算し、図３
中に併記した。図３よりわかるようにＫの値が大きいと
雑音低減度の収束が速いが収束値が大きく、雑音低減の
効果が小さい。逆にＫの値が小さいと雑音低減度の収束
値は小さくなるが収束が遅い。つまり、従来の雑音低減
装置では、静止画像の雑音を速やかに、かつ十分に低減
することができないという問題点があった。
【０００７】本発明はこのような従来の問題点に鑑みて
なされたもので、雑音低減度の収束が速く、かつ収束値
の小さい雑音低減装置を提供することを目的とするもの
である。
なされたもので、雑音低減度の収束が速く、かつ収束値
の小さい雑音低減装置を提供することを目的とするもの
である。
【０００８】
【課題を解決するための手段】本発明の巡回型雑音低減
装置は、入力される映像信号を係数Ｋ倍し、該入力され
た映像信号と相関をもつ過去の画像の映像信号を係数
（１−Ｋ）倍して加算するに際し、前記係数Ｋを、前記
映像信号同士が相関をもつ単位周期毎又は該単位周期の
整数倍毎に可変にして巡回加算演算を行い、順次、その
加算結果のデータを出力する、画像の雑音成分を低減す
る巡回型雑音低減装置において、前記巡回加算演算を行
うために、前記加算結果のデータを入力し、前記単位周
期遅延させて前記過去の画像の映像信号として出力する
単位遅延素子と、前記映像信号の静止領域の雑音レベル
を検出するために、前記単位遅延素子の入出力の差分が
所定値以下となったか否かを検出する検出手段とを備
え、前記検出手段で検出された差分が所定値以下となっ
た時点で、前記係数Ｋの値を固定することを特徴とす
る。
装置は、入力される映像信号を係数Ｋ倍し、該入力され
た映像信号と相関をもつ過去の画像の映像信号を係数
（１−Ｋ）倍して加算するに際し、前記係数Ｋを、前記
映像信号同士が相関をもつ単位周期毎又は該単位周期の
整数倍毎に可変にして巡回加算演算を行い、順次、その
加算結果のデータを出力する、画像の雑音成分を低減す
る巡回型雑音低減装置において、前記巡回加算演算を行
うために、前記加算結果のデータを入力し、前記単位周
期遅延させて前記過去の画像の映像信号として出力する
単位遅延素子と、前記映像信号の静止領域の雑音レベル
を検出するために、前記単位遅延素子の入出力の差分が
所定値以下となったか否かを検出する検出手段とを備
え、前記検出手段で検出された差分が所定値以下となっ
た時点で、前記係数Ｋの値を固定することを特徴とす
る。
【０００９】また本発明の巡回型雑音低減装置は、前記
係数Ｋは、初期状態を１回目の巡回加算と定義して、ｎ
回目（ｎ≧２）の巡回加算における係数Ｋn と、（ｎ＋
１）回目の巡回加算における係数Ｋn+1との間には、Ｋn
+1≦Ｋnの関係が成立し、その雑音低減状態において少
なくとも１回はＫn+1＝Ｋnとなるように係数Ｋの値を変
更することを特徴とするものである。
係数Ｋは、初期状態を１回目の巡回加算と定義して、ｎ
回目（ｎ≧２）の巡回加算における係数Ｋn と、（ｎ＋
１）回目の巡回加算における係数Ｋn+1との間には、Ｋn
+1≦Ｋnの関係が成立し、その雑音低減状態において少
なくとも１回はＫn+1＝Ｋnとなるように係数Ｋの値を変
更することを特徴とするものである。
【００１０】本発明の巡回型雑音低減装置の巡回加算演
算は、デユアルポートRAMを使用し、前記デユアルポー
トRAMに記憶される前記加算結果のデータを、前記映像
信号の垂直ブランキング期間内に書き換えることを特徴
とする。
算は、デユアルポートRAMを使用し、前記デユアルポー
トRAMに記憶される前記加算結果のデータを、前記映像
信号の垂直ブランキング期間内に書き換えることを特徴
とする。
【００１１】
【００１２】
【００１３】
【００１４】本発明の巡回型雑音低減装置は、前記映像
信号の静止領域の雑音レベルを検出する検出手段を備
え、該検出手段で検出された雑音レベルが所定値以下と
なった時点で、前記係数Ｋの値を固定することを特徴と
するものである。
信号の静止領域の雑音レベルを検出する検出手段を備
え、該検出手段で検出された雑音レベルが所定値以下と
なった時点で、前記係数Ｋの値を固定することを特徴と
するものである。
【００１５】
【作用】本発明においては、従来、固定値として設定さ
れていた係数Ｋの値を可変とししている。つまり、巡回
加算の回数が少ない段階ではＫの値を大きくして雑音低
減度の収束を早め、巡回加算の回数が多くなるにつれて
Ｋの値を小さくすることによって雑音低減度収束値を小
さくすることを可能としている。
れていた係数Ｋの値を可変とししている。つまり、巡回
加算の回数が少ない段階ではＫの値を大きくして雑音低
減度の収束を早め、巡回加算の回数が多くなるにつれて
Ｋの値を小さくすることによって雑音低減度収束値を小
さくすることを可能としている。
【００１６】例えば、ｎ回目の巡回加算における係数を
Ｋn と表わすとき、Ｋn ＝１／ｎとなるように係数Ｋの
値を設定すれば、雑音低減度は以下のようになる。
Ｋn と表わすとき、Ｋn ＝１／ｎとなるように係数Ｋの
値を設定すれば、雑音低減度は以下のようになる。
【００１７】即ち、Ｋn ＝１／ｎとなるようにＫの値を
変化させて巡回加算を行うと、ｎ回目の雑音低減度は１
／√ｎとなる。これは、ｎ枚の画像の加算平均を取るこ
とと同等である。Ｋn ＝１／ｎとした場合の各巡回加算
毎の雑音低減度を図３のグラフに併記する。図から、Ｋ
n ＝１／ｎと変化させることによって、雑音低減度の収
束が早く、かつ収束値も小さくなることが明らかであ
る。
変化させて巡回加算を行うと、ｎ回目の雑音低減度は１
／√ｎとなる。これは、ｎ枚の画像の加算平均を取るこ
とと同等である。Ｋn ＝１／ｎとした場合の各巡回加算
毎の雑音低減度を図３のグラフに併記する。図から、Ｋ
n ＝１／ｎと変化させることによって、雑音低減度の収
束が早く、かつ収束値も小さくなることが明らかであ
る。
【００１８】また、係数Ｋの値は、Ｋn ＝１／ｎとする
以外にも、例えば、次の条件を満たすように設定するこ
ともできる。 １）初期状態における係数は１とする。 ２）２x （Ｘは正の整数）回目の巡回加算における係数
は１／２X とする。 ３）ｎ（ｎは正の整数）回目の巡回加算における係数Ｋ
n と、（ｎ＋１）回目の巡回加算における係数Ｋn+1 と
の間にはＫn+1 ≦Ｋn の関係が成立する。 上記の条件を満たすようにＫの値を変化させた３つの例
を表１に示す。
以外にも、例えば、次の条件を満たすように設定するこ
ともできる。 １）初期状態における係数は１とする。 ２）２x （Ｘは正の整数）回目の巡回加算における係数
は１／２X とする。 ３）ｎ（ｎは正の整数）回目の巡回加算における係数Ｋ
n と、（ｎ＋１）回目の巡回加算における係数Ｋn+1 と
の間にはＫn+1 ≦Ｋn の関係が成立する。 上記の条件を満たすようにＫの値を変化させた３つの例
を表１に示す。
【００１９】
【表１】
【００２０】また、表１の（ａ），（ｂ），（ｃ）の各
場合について、雑音低減度を計算した結果を図４〜６の
グラフに示す。図から、上記の条件を満たせば、２X と
表現されない回数でのＫの値が異なっても、巡回加算回
数と雑音低減度の関係はほぼ同様であり、前述したＫn
＝１／ｎ（図３）の場合と同等の雑音低減効果が得られ
ることが明らかである。
場合について、雑音低減度を計算した結果を図４〜６の
グラフに示す。図から、上記の条件を満たせば、２X と
表現されない回数でのＫの値が異なっても、巡回加算回
数と雑音低減度の関係はほぼ同様であり、前述したＫn
＝１／ｎ（図３）の場合と同等の雑音低減効果が得られ
ることが明らかである。
【００２１】
【実施例】図１は本発明の実施例による巡回型雑音低減
装置のブロック図である。図において、入力端子１から
の入力信号は記憶素子７に入力される。この記憶素子７
は、図７の従来の装置における乗算器２，５及び加算器
３の機能を集約した素子であり、例えばデュアルポート
ＲＡＭ（Random Access Memory) により構成され、本実
施例ではＬＵＴ(Look Up Table) として使用している。
即ち、記憶素子７には、入力端子１の出力データ、単位
遅延素子４からの出力データ及び記憶素子７の出力デー
タの組がＫの値ごとに順次格納される。
装置のブロック図である。図において、入力端子１から
の入力信号は記憶素子７に入力される。この記憶素子７
は、図７の従来の装置における乗算器２，５及び加算器
３の機能を集約した素子であり、例えばデュアルポート
ＲＡＭ（Random Access Memory) により構成され、本実
施例ではＬＵＴ(Look Up Table) として使用している。
即ち、記憶素子７には、入力端子１の出力データ、単位
遅延素子４からの出力データ及び記憶素子７の出力デー
タの組がＫの値ごとに順次格納される。
【００２２】従って、記憶素子７のアドレスのビット数
は少なくとも入力映像信号の量子化ビット数と、フレー
ムメモリなどで構成される単位遅延素子４の出力ビット
数の和以上が必要である。例えば、前者が８ビット後者
が８ビットの場合、記憶素子７のアドレスとしては１６
ビット（６４ｋ）が必要である。又、ＬＵＴを構成する
データのビット数としては量子化ビット数と同じビット
数が選ばれる。よって量子化ビット数が８の場合、記憶
素子７としては６４Ｋ×８ビット以上の容量が要求され
る。
は少なくとも入力映像信号の量子化ビット数と、フレー
ムメモリなどで構成される単位遅延素子４の出力ビット
数の和以上が必要である。例えば、前者が８ビット後者
が８ビットの場合、記憶素子７のアドレスとしては１６
ビット（６４ｋ）が必要である。又、ＬＵＴを構成する
データのビット数としては量子化ビット数と同じビット
数が選ばれる。よって量子化ビット数が８の場合、記憶
素子７としては６４Ｋ×８ビット以上の容量が要求され
る。
【００２３】上記の記憶素子７のデータは、巡回加算の
各回数毎に書き換えられる。図１の例では記憶素子７を
デュアルポートＲＡＭで構成しているため、映像信号の
１フレーム毎の垂直ブランキング期間内にデータを書き
換えることができる。これにより、Ｋの値が変化するこ
とになる。本実施例では、ｎ回目の巡回加算時の係数Ｋ
n が１／ｎとなるように各回毎にＫの値が設定される。
一例として、簡単の為量子化ビット数を２としたときの
２〜４回のＬＵＴ、即ち、記憶素子７の内容を表２〜４
に示す。同表中では１０進整数表記とし、小数点以下１
位のデータを四捨五入している。
各回数毎に書き換えられる。図１の例では記憶素子７を
デュアルポートＲＡＭで構成しているため、映像信号の
１フレーム毎の垂直ブランキング期間内にデータを書き
換えることができる。これにより、Ｋの値が変化するこ
とになる。本実施例では、ｎ回目の巡回加算時の係数Ｋ
n が１／ｎとなるように各回毎にＫの値が設定される。
一例として、簡単の為量子化ビット数を２としたときの
２〜４回のＬＵＴ、即ち、記憶素子７の内容を表２〜４
に示す。同表中では１０進整数表記とし、小数点以下１
位のデータを四捨五入している。
【００２４】
【表２】
【００２５】
【表３】
【００２６】
【表４】
【００２７】なお、本実施例では、図７の乗算器、加算
器を集約した機能を単一の記憶素子で実現しているが、
乗算器加算器を各々記憶素子で構成し、それぞれの記憶
素子でＬＵＴを作るようにしてもよい。但し、この場
合、各巡回加算毎に各ＬＵＴのデータを変更しなければ
ならないため、図１のように単一の記憶素子群で構成し
た方が制御が容易となる。
器を集約した機能を単一の記憶素子で実現しているが、
乗算器加算器を各々記憶素子で構成し、それぞれの記憶
素子でＬＵＴを作るようにしてもよい。但し、この場
合、各巡回加算毎に各ＬＵＴのデータを変更しなければ
ならないため、図１のように単一の記憶素子群で構成し
た方が制御が容易となる。
【００２８】さて、ここで、図１の装置における制御を
図８のフローチャートを参照して説明する。まず、初期
状態においては、記憶素子７にＫ＝１のデータが書き込
まれる（ステップ１００）。この状態で、入力端子１か
ら記憶素子７に映像信号Ｖ1が入力し（ステップ１０
１）、記憶素子７から映像信号Ｖ1'（＝Ｖ1 ）が出力さ
れる。この映像信号Ｖ1'は出力端６から出力されると共
に、単位遅延素子４に入力される（ステップ１０２）。
単位遅延素子４に格納された映像信号Ｖ1'は１フレーム
遅延して記憶素子７に入力され（ステップ１０３）、垂
直ブランキング期間中に記憶素子７のデータが２回目の
巡回加算のためのデータ（表２のＬＵＴ）に書き換えら
れる（ステップ１０４）。
図８のフローチャートを参照して説明する。まず、初期
状態においては、記憶素子７にＫ＝１のデータが書き込
まれる（ステップ１００）。この状態で、入力端子１か
ら記憶素子７に映像信号Ｖ1が入力し（ステップ１０
１）、記憶素子７から映像信号Ｖ1'（＝Ｖ1 ）が出力さ
れる。この映像信号Ｖ1'は出力端６から出力されると共
に、単位遅延素子４に入力される（ステップ１０２）。
単位遅延素子４に格納された映像信号Ｖ1'は１フレーム
遅延して記憶素子７に入力され（ステップ１０３）、垂
直ブランキング期間中に記憶素子７のデータが２回目の
巡回加算のためのデータ（表２のＬＵＴ）に書き換えら
れる（ステップ１０４）。
【００２９】次いで、入力端子１から映像信号Ｖ2 が記
憶素子に入力し（ステップ１０５）、記憶素子７のＬＵ
Ｔを検索することによって、映像信号Ｖ2'（＝１／２Ｖ
1'＋１／２Ｖ2 ）が出力される。この映像信号Ｖ2'は、
１回目と同様に出力端６から出力されると共に、単位遅
延素子４に入力され（ステップ１０６）、１フレーム遅
延して、記憶素子７に入力される（１０７）。そして、
前回と同様に垂直ブランキング期間中に記憶素子７のデ
ータが３回目の巡回加算のためのデータ（表３のＬＵ
Ｔ）に書き換えられ（ステップ１０８）、データが書き
換えられた記憶素子７に映像信号Ｖ3 が入力する（ステ
ップ１０９）。以上の動作を繰り返して巡回加算を行
い、ｎ回目には、記憶素子７のデータがＫ＝１／ｎのデ
ータに書き換えられ（ステップ１１１）、その後、映像
信号Ｖn が記憶素子に入力される（ステップ１１２）。
そして、記憶素子７のＬＵＴの検索により映像信号Ｖn'
が出力される（ステップ１１３）。
憶素子に入力し（ステップ１０５）、記憶素子７のＬＵ
Ｔを検索することによって、映像信号Ｖ2'（＝１／２Ｖ
1'＋１／２Ｖ2 ）が出力される。この映像信号Ｖ2'は、
１回目と同様に出力端６から出力されると共に、単位遅
延素子４に入力され（ステップ１０６）、１フレーム遅
延して、記憶素子７に入力される（１０７）。そして、
前回と同様に垂直ブランキング期間中に記憶素子７のデ
ータが３回目の巡回加算のためのデータ（表３のＬＵ
Ｔ）に書き換えられ（ステップ１０８）、データが書き
換えられた記憶素子７に映像信号Ｖ3 が入力する（ステ
ップ１０９）。以上の動作を繰り返して巡回加算を行
い、ｎ回目には、記憶素子７のデータがＫ＝１／ｎのデ
ータに書き換えられ（ステップ１１１）、その後、映像
信号Ｖn が記憶素子に入力される（ステップ１１２）。
そして、記憶素子７のＬＵＴの検索により映像信号Ｖn'
が出力される（ステップ１１３）。
【００３０】次に、図２を参照して、本発明の別の実施
例を説明する。図２の実施例では、記憶素子７を複数設
けて、Ｋ＝１，１／２，１／３，…１／ｎの複数のＬＵ
Ｔを予め用意しておき、巡回加算毎に該当するＫの値の
ＬＵＴを有している記憶素子７の出力を選択手段８によ
り選択する構成となっている。このような構成におい
て、ＬＵＴの数（記憶素子の数）を無限に設けることが
可能であれば、図中のデータ書き込みバスは不要であ
る。
例を説明する。図２の実施例では、記憶素子７を複数設
けて、Ｋ＝１，１／２，１／３，…１／ｎの複数のＬＵ
Ｔを予め用意しておき、巡回加算毎に該当するＫの値の
ＬＵＴを有している記憶素子７の出力を選択手段８によ
り選択する構成となっている。このような構成におい
て、ＬＵＴの数（記憶素子の数）を無限に設けることが
可能であれば、図中のデータ書き込みバスは不要であ
る。
【００３１】しかし、実際には記憶素子７の数は限られ
ているから、記憶素子７のデータを順次書き換えること
が必要である。この際、垂直ブランキング期間内での記
憶素子７の書き換えが時間的に間に合わない場合等は、
複数のＬＵＴの内のひとつ、例えば選択手段８により記
憶素子７-nの出力が選択されている間に他の記憶素子７
-1〜７-n-1のデータを書き換えるようにすれば良い。こ
のようにすれば、記憶素子７を多数設ける必要がなくな
る。
ているから、記憶素子７のデータを順次書き換えること
が必要である。この際、垂直ブランキング期間内での記
憶素子７の書き換えが時間的に間に合わない場合等は、
複数のＬＵＴの内のひとつ、例えば選択手段８により記
憶素子７-nの出力が選択されている間に他の記憶素子７
-1〜７-n-1のデータを書き換えるようにすれば良い。こ
のようにすれば、記憶素子７を多数設ける必要がなくな
る。
【００３２】次に図９を参照して、図２の装置の制御を
説明する。まず、記憶素子７-1〜７-nに、Ｋ＝１，１／
２，１／３，…１／ｎの場合のデータが書き込まれ（ス
テップ２００）、次いで、映像信号Ｖ1 が記憶素子７-1
〜７-nに入力する（ステップ２０１）。１回目の巡回加
算では、選択手段８により記憶素子７-1の出力が選択さ
れ（ステップ２０２）、映像信号Ｖ1 ’（＝Ｖ1 ）は出
力端子６から出力される共に、単位遅延素子４に入力す
る（ステップ２０３）。単位遅延素子４に格納された映
像信号Ｖ1'は１フレーム遅延して記憶素子７-1〜７-nに
入力される（ステップ２０４）。
説明する。まず、記憶素子７-1〜７-nに、Ｋ＝１，１／
２，１／３，…１／ｎの場合のデータが書き込まれ（ス
テップ２００）、次いで、映像信号Ｖ1 が記憶素子７-1
〜７-nに入力する（ステップ２０１）。１回目の巡回加
算では、選択手段８により記憶素子７-1の出力が選択さ
れ（ステップ２０２）、映像信号Ｖ1 ’（＝Ｖ1 ）は出
力端子６から出力される共に、単位遅延素子４に入力す
る（ステップ２０３）。単位遅延素子４に格納された映
像信号Ｖ1'は１フレーム遅延して記憶素子７-1〜７-nに
入力される（ステップ２０４）。
【００３３】続いて、映像信号Ｖ2 が記憶素子７-1〜７
-nに入力し（ステップ２０５）、記憶手段７-2の出力が
選択される（ステップ２０６）。記憶手段７-2からの映
像信号Ｖ2'（＝１／２Ｖ1'＋１／２Ｖ2 ）は、１回目と
同様に、出力端子６から出力されると共に、単位遅延素
子４に入力され（ステップ２０７）、１フレーム遅延し
て、記憶素子７-1〜７-nに入力される（ステップ２０
８）。
-nに入力し（ステップ２０５）、記憶手段７-2の出力が
選択される（ステップ２０６）。記憶手段７-2からの映
像信号Ｖ2'（＝１／２Ｖ1'＋１／２Ｖ2 ）は、１回目と
同様に、出力端子６から出力されると共に、単位遅延素
子４に入力され（ステップ２０７）、１フレーム遅延し
て、記憶素子７-1〜７-nに入力される（ステップ２０
８）。
【００３４】上記の動作を繰り返し、ｎ回目の巡回加算
では選択手段８で記憶素子７-nの出力（Ｋ＝１／ｎ）が
選択される（ステップ２０９）。この映像信号Ｖn は出
力端子６から出力されると共に、単位遅延素子４に入力
する。これと並行して、データ書き込みバスにより、記
憶素子７-1〜７-nのＬＵＴのデータがＫ＝1/(n+1),1/(n
+2) …1/(2n-1)の場合のデータに書き換えられる（ステ
ップ２１０）。
では選択手段８で記憶素子７-nの出力（Ｋ＝１／ｎ）が
選択される（ステップ２０９）。この映像信号Ｖn は出
力端子６から出力されると共に、単位遅延素子４に入力
する。これと並行して、データ書き込みバスにより、記
憶素子７-1〜７-nのＬＵＴのデータがＫ＝1/(n+1),1/(n
+2) …1/(2n-1)の場合のデータに書き換えられる（ステ
ップ２１０）。
【００３５】次いで、映像信号Ｖn+1 が記憶素子７-1〜
７-nに入力し（ステップ２１１）、選択手段８で記憶素
子７-1が選択される。記憶素子７-1からの映像信号Ｖ
n+1(={1/(n+1)}Ｖn'+{1-1/(1+n)}Ｖn+1)は出力端子６か
ら出力されると共に、単位遅延素子に入力される（ステ
ップ２１２）。この映像信号Ｖn+1 は前回と同様に１フ
レーム遅延して記憶素子７-1〜７-nに入力する（ステッ
プ２１３）。以下、（１＋ｎ）回目以降も同様の動作に
よって巡回加算が行われる。
７-nに入力し（ステップ２１１）、選択手段８で記憶素
子７-1が選択される。記憶素子７-1からの映像信号Ｖ
n+1(={1/(n+1)}Ｖn'+{1-1/(1+n)}Ｖn+1)は出力端子６か
ら出力されると共に、単位遅延素子に入力される（ステ
ップ２１２）。この映像信号Ｖn+1 は前回と同様に１フ
レーム遅延して記憶素子７-1〜７-nに入力する（ステッ
プ２１３）。以下、（１＋ｎ）回目以降も同様の動作に
よって巡回加算が行われる。
【００３６】さて、以上の実施例においては、Ｋn ＝１
／ｎとした場合について説明したが、図１、図２の構成
の装置で、次の条件を満たすようにＫの値を設定するこ
ともできる。 １）初期状態における係数は１とする。 ２）２x （Ｘは正の整数）回目の巡回加算における係数
は１／２X とする。 ３）ｎ（ｎは正の整数）回目の巡回加算における係数Ｋ
n と、（ｎ＋１）回目の巡回加算における係数Ｋn+1 と
の間にはＫn+1 ≦Ｋn の関係が成立する。
／ｎとした場合について説明したが、図１、図２の構成
の装置で、次の条件を満たすようにＫの値を設定するこ
ともできる。 １）初期状態における係数は１とする。 ２）２x （Ｘは正の整数）回目の巡回加算における係数
は１／２X とする。 ３）ｎ（ｎは正の整数）回目の巡回加算における係数Ｋ
n と、（ｎ＋１）回目の巡回加算における係数Ｋn+1 と
の間にはＫn+1 ≦Ｋn の関係が成立する。
【００３７】また、前述の図３及び図４〜６からわかる
ように巡回加算回数が多くなるにつれて雑音低減度は収
束し、ＬＵＴのデータ書き換えと巡回加算の効果が少な
くなるため、本発明による巡回雑音低減装置からの出力
信号の雑音成分が所定のレベル以下となった状態でＬＵ
Ｔの内容を固定するようにしてもよい。このようにすれ
ば、ＬＵＴの数を有限とすることができ、構成を簡略化
できる。この雑音レベルの検出は、例えば図１、２の単
位遅延素子４の入出力を比較してこの差分が所定レベル
内に収まっているか否かを調べれば良い。あるいは、単
位遅延素子４の入出力の差分の単位周期にわたる積分値
があるレベル以下であるか否かを判別するようにしても
よい。また、図３、および図４〜６の例では巡回加算回
数が８回目程度で雑音低減度はほぼ収束しているので、
雑音レベルを検出せずに、９回目以降のＫの値を８回目
のＫの値に固定するようにしてもよい。又、図３、およ
び図４〜６からわかるように、巡回加算回数４回目で雑
音レベルが１／２以下となるので、５回目以降の巡回加
算のＫの値を４回目の巡回加算時のＫの値に固定しても
良い。このように、予めＫの値を固定する回数を決めて
おいても良い。
ように巡回加算回数が多くなるにつれて雑音低減度は収
束し、ＬＵＴのデータ書き換えと巡回加算の効果が少な
くなるため、本発明による巡回雑音低減装置からの出力
信号の雑音成分が所定のレベル以下となった状態でＬＵ
Ｔの内容を固定するようにしてもよい。このようにすれ
ば、ＬＵＴの数を有限とすることができ、構成を簡略化
できる。この雑音レベルの検出は、例えば図１、２の単
位遅延素子４の入出力を比較してこの差分が所定レベル
内に収まっているか否かを調べれば良い。あるいは、単
位遅延素子４の入出力の差分の単位周期にわたる積分値
があるレベル以下であるか否かを判別するようにしても
よい。また、図３、および図４〜６の例では巡回加算回
数が８回目程度で雑音低減度はほぼ収束しているので、
雑音レベルを検出せずに、９回目以降のＫの値を８回目
のＫの値に固定するようにしてもよい。又、図３、およ
び図４〜６からわかるように、巡回加算回数４回目で雑
音レベルが１／２以下となるので、５回目以降の巡回加
算のＫの値を４回目の巡回加算時のＫの値に固定しても
良い。このように、予めＫの値を固定する回数を決めて
おいても良い。
【００３８】
【発明の効果】以上のように本発明によれば、従来固定
値とされていた演算係数Ｋを可変としたので、従来に比
較して雑音低減度の収束が速くなり、かつその収束値も
小さくなる。従って、本発明によれば、静止画像（静止
領域）の雑音成分を速やかに、かつ十分に低減すること
ができる。
値とされていた演算係数Ｋを可変としたので、従来に比
較して雑音低減度の収束が速くなり、かつその収束値も
小さくなる。従って、本発明によれば、静止画像（静止
領域）の雑音成分を速やかに、かつ十分に低減すること
ができる。
【図１】本発明第１実施例による巡回型雑音低減装置の
構成を示すブロック図である。
構成を示すブロック図である。
【図２】本発明第２実施例による巡回型雑音低減装置の
構成を示すブロック図である。
構成を示すブロック図である。
【図３】Ｋの値を固定した場合と可変（Ｋn ＝１／ｎ）
とした場合の巡回加算回数と雑音低減度の関係を示すグ
ラフである。
とした場合の巡回加算回数と雑音低減度の関係を示すグ
ラフである。
【図４】Ｋの値を表１の（ａ）のように変化させた場合
の巡回加算回数と雑音低減度の関係を示すグラフであ
る。
の巡回加算回数と雑音低減度の関係を示すグラフであ
る。
【図５】Ｋの値を表１の（ｂ）のように変化させた場合
の巡回加算回数と雑音低減度の関係を示すグラフであ
る。
の巡回加算回数と雑音低減度の関係を示すグラフであ
る。
【図６】Ｋの値を表１の（ｃ）のように変化させた場合
の巡回加算回数と雑音低減度の関係を示すグラフであ
る。
の巡回加算回数と雑音低減度の関係を示すグラフであ
る。
【図７】従来の巡回型雑音低減装置の構成を示すブロッ
ク図である。
ク図である。
【図８】本発明第１実施例における制御を説明するため
のフローチャート図である。
のフローチャート図である。
【図９】本発明第２実施例における制御を説明するため
のフローチャート図である。
のフローチャート図である。
【符号の説明】 １…入力端子、４…単位遅延素子、６…出力端子、７…
記憶素子、８…選択手段。
記憶素子、８…選択手段。
フロントページの続き (56)参考文献 特開 平３−126380（ＪＰ，Ａ) 特開 平２−26478（ＪＰ，Ａ) 特開 昭63−31276（ＪＰ，Ａ) 特開 昭61−177073（ＪＰ，Ａ) 特開 平１−117583（ＪＰ，Ａ) 特開 昭62−256178（ＪＰ，Ａ) 特開 昭63−204475（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 5/14 - 5/217
Claims (3)
- 【請求項１】 入力される映像信号を係数Ｋ倍し、該入
力された映像信号と相関をもつ過去の画像の映像信号を
係数（１−Ｋ）倍して加算するに際し、前記係数Ｋを、
前記映像信号同士が相関をもつ単位周期毎又は該単位周
期の整数倍毎に可変にして巡回加算演算を行い、順次、
その加算結果のデータを出力する、画像の雑音成分を低
減する巡回型雑音低減装置において、前記巡回加算演算を行うために、前記加算結果のデータ
を入力し、前記単位周期遅延させて前記過去の画像の映
像信号として出力する単位遅延素子と、 前記映像信号の静止領域の雑音レベルを検出するため
に、前記単位遅延素子の入出力の差分が所定値以下とな
ったか否かを検出する検出手段とを備え、 前記検出手段で検出された差分が所定値以下となった時
点で、前記係数Ｋの値を固定することを 特徴とする巡回
型雑音低減装置。 - 【請求項２】 前記係数Ｋは、初期状態を１回目の巡回
加算と定義して、ｎ回目（ｎ≧２）の巡回加算における
係数Ｋn と、（ｎ＋１）回目の巡回加算における係数Ｋ
n+1との間には、Ｋn+1≦Ｋnの関係が成立し、その雑音
低減状態において少なくとも１回はＫn+1＝Ｋnとなるよ
うに係数Ｋの値を変更することを特徴とする請求項１に
記載の巡回型雑音低減装置。 - 【請求項３】 前記巡回加算演算は、デユアルポートRA
Mを使用し、前記デユアルポートRAMに記憶される前記加
算結果のデータを、前記映像信号の垂直ブランキング期
間内に書き換えることを特徴とする請求項１に記載の巡
回型雑音低減装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17601992A JP3331626B2 (ja) | 1992-06-11 | 1992-06-11 | 巡回型雑音低減装置 |
| US08/062,768 US5905533A (en) | 1992-05-20 | 1993-05-18 | Image processing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17601992A JP3331626B2 (ja) | 1992-06-11 | 1992-06-11 | 巡回型雑音低減装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05344390A JPH05344390A (ja) | 1993-12-24 |
| JP3331626B2 true JP3331626B2 (ja) | 2002-10-07 |
Family
ID=16006304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17601992A Expired - Lifetime JP3331626B2 (ja) | 1992-05-20 | 1992-06-11 | 巡回型雑音低減装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3331626B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07162718A (ja) * | 1993-12-10 | 1995-06-23 | Nikon Corp | 巡回型ノイズ低減装置 |
| WO2006025396A1 (ja) * | 2004-09-03 | 2006-03-09 | Matsushita Electric Industrial Co., Ltd. | 画像処理装置および画像処理プログラム |
| JP5927051B2 (ja) * | 2012-06-07 | 2016-05-25 | オリンパス株式会社 | 画像処理装置、画像処理方法及びプログラム |
| JP6407686B2 (ja) * | 2014-12-01 | 2018-10-17 | キヤノンメディカルシステムズ株式会社 | ノイズ低減回路 |
-
1992
- 1992-06-11 JP JP17601992A patent/JP3331626B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05344390A (ja) | 1993-12-24 |
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