JPH02266680A - 撮像装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は画像メモリを有する撮像装置に関する。

［従来の技術］ 撮像素子の出力信号を相関二重サンプリングし、ガンマ
補正をした後にディジタル化して画像メモリに１画面分
を記憶し、当該画像メモリに記憶された画像信号を読み
出してアナログ化し、映像プロセス回路に出力する撮像
装置は、公知である。

なお、当該映像プロセス回路では、ホワイト・バランス
、輝度・色差マトリックス、ホワイト・クリップなどの
処理が施される。

［発明が解決しようとする課題］ しかし、上記従来例では、５００７Ｖ程度の水平解像度
を確保するためには、撮像素子自体が、例えば、水平方
向で６４０画素、垂直方向で４８０画素程度の解像度を
有する必要がある。各画素を８ビツトで表現する場合、
１枚の静止画を記憶する画像メモリの容量は、６４０　
Ｘ４８０　Ｘ　８　＝２．４６ＭｂＬｔとなる。Ｉ　Ｍ
ｂｉｔのメモリ素子を用いると、３個のメモリ素子を用
いることになるが、３個目のメモリ素子には使用しない
部分が多く、無駄になる。また、周辺ＩＣなどにも無駄
が生じる。

そこで本発明は、上記画像メモリの記憶容量が少なくて
すむ撮像装置を提示することを目的とする。

［！１題を解決するための手段］ 本発明に係る撮像装置は、撮像手段の出力信号を１画面
分記憶する画像メモリを具備する撮像装置であって、当
該撮像手段と当該画像メモリとの間に、当該撮像手段の
出力から、所定の画素について下位の１又は複数ビット
を削減する削減手段と、当該画像メモリの出力について
、当該削減手段による削減対象の画素に対し、削減され
た下位ビットを付加する付加手段とを設けたことを特徴
とする。

［作用］ 上記削減手段により、１画面分のデータ量が大幅に減少
し、従って上記画像メモリの記憶容量を大幅に少なくで
きる。

［実施例コ 以下、図面を参照して本発明の詳細な説明する。

第１図は本発明の一実施例の構成ブロック図を示す。１
０は撮影光学系、１２は赤外カット・フィルタ、１４は
空間周波数を制限する光学ロー・パス・フィルタ（ＬＰ
Ｆ）　、１６は色フィルタ、１８は撮像素子、２０は相
関二重サンプリング回路（ＣＤＳ）　、２２はガンマ補
正回路、２４は８ビツトのＡ／Ｄ変換器、２６はＡ／Ｄ
変換器２４の出力データ数を削減するデータ変換器、２
８は画像メモリ、３０はデータ変換器２６による圧縮デ
ータを復元するデータ変換器、３２はＤ／Ａ変換器、３
４はＲ，Ｇ、Ｂ信号の選択スイッチ、３６は同期信号発
生器（ＳＳＧ）である。

被写界光は、撮像光学系１０、赤外カット・フィルタ１
２、光学ＬＰＦ１４及び色フィルタ１６を介して撮像素
子１８に入射し、撮像素子１８は同期信号発生器３６か
らのクロックに従って光学像に対応する電気信号を出力
する。撮像素子１８の出力は相関二重サンプリング回路
２０でサンプリングされ、ガンマ補正回路２２でガンマ
補正され、Ａ／Ｄ変換器２４により８ビツト・ディジタ
ル・データに変換される。データ変換器２６は、Ａ／Ｄ
変換器２６からの（８＋８）ビットのデータを（８＋４
）ビットのデータに変換する。データ変換器２６の出力
データは画像メモリ２８に一時格納される。

画像メモリ２８から読み出された画像データは、データ
変換器３０により（８＋４）ビットのデータから（８＋
８）ビットのデータに復元される。

Ｄ／Ａ変換器３２はデータ変準器３０の出力データをア
ナログ信号に戻し、スイッチ３４の切換により、Ｒ，Ｇ
、Ｂの各信号が得られる。

第２図はデータ変換器２６の詳細な構成ブロック図を示
す。４０はＡ／Ｄ変換器２４の出力データ（８ビツト）
の入力端子、４１．４２は制御信号の入力端子、４４．
４５は制御信号の立ち上がり時の入力信号をラッチする
ラッチ回路、４６はインバータ、４８はパラレル信号を
シリアル化するパラレル・シリアル（Ｐ／Ｓ）変換器、
４９は画像メモリ２８に接続する出力端子である。

第３図のタイミング・チャートを参照して第２図の動作
を説明する。第３図（ａ）はＡ／Ｄ変換器２４の動作ク
ロックを示す。Ａ／Ｄ変換器２４から入力端子４０に入
力した８ビツト・パラレル・データ（第３図（ｂ））は
、ラッチ回路４４．４５に供給される。ラッチ回路４４
は、同期信号発生回路３６から入力端子４１に印加され
る制御信号（第３図（Ｃ））の立ち上がりに応じて入力
データ（第３図（ｂ））をラッチし、ラッチ回路４５は
インバータ４６により反転された制御信号（第３図（ｄ
））の立ち上がりに応じて人力データをラッチする。即
ち、入力端子４０の８ビツト・データはラッチ回路４４
又は同４５に交互にラッチされる。

ラッチ回路４４の８ビツト出力は全て、Ｐ／Ｓ変換器４
８に印加され、ラッチ回路４５の８ビツト出力の下位４
ビツトの情報は使用せず、上位４ビツトの情報をＰ／Ｓ
変換器４８に供給する。Ｐ／Ｓ変換器４８は２画素毎に
１回、即ち１２ビツトを１単位としてパラレル・シリア
ル変換を行う。この変換動作は、同期信号発生器３６か
ら入力端子４２を介してＰ／Ｓ変換器４８に印加される
制御信号（第３図（ｅ））のＨレベルのタイミングで行
われる。第３図（ｆ）は、Ｓ／Ｐ変換器４８の出力を示
す。

このようにして、２画素分の（８＋８）ビット・データ
が順次（８＋４）ビットのシリアル・デ−夕に変換され
、出力端子４９から画像メモリ２８に供給される。従っ
て、画像メモリ２８の記憶容量は、６４０　Ｘ４８０　
Ｘ（８＋４）／２崎１．８４Ｍｂｉｔとなり、Ｉ　Ｍｂ
Ｈのメモリ素子を２個用いれば、１画面分を記憶できる
。

第４図は、データ変換回路３０の詳細な構成ブロック図
を示す。５０は画像メモリ２８からのデータの入力端子
、５１，５２．５３は同期信号発生器３６からの制御信
号の入力端子、５４はシリアル・パラレル（Ｓ／Ｐ）変
換器、５６．５７はラッチ回路、５８はラッチ回路５６
．５７の出力の選択スイッチ、５９はＤ／Ａ変換器３２
に接続する出力端子である。

第５図を参照して第４図の動作を説明する。第５図（ａ
）は画像メモリ２８からのデータ読出しタイミングを示
す。入力端子５０のデータは、Ｓ／Ｐ変換器５４により
入力端子５１の制御信号（第５図（ｂ））のタイミング
（立ち上がり）でパラレル・データに変換される。１２
ビツトのパラレル・データは、入力端子５３の制御信号
（第５図（ｅ））の立ち上がりでラッチ回路５６に８ビ
ツトが、ラッチ回路５７に残り４ビツトがラッチされる
。なお、ラッチ回路５７の下位４ビツトの入力はアース
に接続している。選択スイッチ５８は入力端子５２の制
御信号（第５図（ｆ））がＬのとき、ラッチ回路５“６
の出力を選択し、Ｈのときラッチ回路５７の出力を選択
する。これにより、ラッチ回路５６．５７の出力は、選
択スイッチ５８により１画素毎に切り換えられて出力端
子５９に供給される。

以上は第１フイールドに関しての諸動作であるが、第２
フイールドに関しては、４ビツトに削減する画素が画面
上で縦に並ばないように、第２図の入力端子４１の制御
信号を第３図（ｈ）に示す如く、第１フイールドに対し
て位相反転させるようにする。これは、画像メモリ２８
からの読出し時も同様である。

第４図では、４ビツトに削減した画素のデータを復元す
る場合に下位４ビツトに”Ｏ“を付加したが、ランダム
な４ビツト・データを付加してもよい。これによりデイ
ザを与えることができる。

第６図はデータ変換器２６の別の構成例を示す。

第２図の構成では、１画素おきに８ビツトのデータを４
ビツトにするので、量子化ノイズにより幾分か階調劣化
が生じる。第６図の例では、同様に４ビツトに削減する
ものの、量子化ノイズを低減できる。第６図において、
６０はＡ／Ｄ変換器２４に接続するデータ入力端子、６
１，６２．６３は同期信号発生器３６に接続する制御信
号入力端子、６４．６５はラッチ回路、６６．６７は積
算回路、６８は積算回路６６．６７の出力の大小を判定
する判定回路、７０はインバータ、７２はＩＨ（水平走
査期間）のライン・メモリ、７３，７４はラッチ回路、
７５はラッチ回路７３からの８ビツト・データ及びラッ
チ回路７４からの４ビツト・データとからなる１２ビツ
ト・データをシリアル化するＰ／Ｓ変換器、７６は画像
メモリ２８に接続する出力端子、７７．７８はインバー
タ、７９は判定回路６８の判定結果により切り換えられ
。

るスイッチである。

第６図では、入力端子６２には第３図（ｅ）のタイミン
グで制御信号が入力し、ラッチ回路６４゜６５は、この
制御信号及びインバータ７０による反転信号により、入
力端子６０のデータを１画素毎にラッチする。ラッチ回
路６４．６５は下位４ビツトをそれぞれ積算回路６６．
６７に供給する。

積算回路６６．６７は１水平期間分の積算を行い、判定
回路６８はその積算結果を比較し、例えば積算回路６７
の出力の方が小さいときには出力をＬにする。

他方、入力端子６０のデータは、入力端子６１の制御ク
ロックで動作するライン・メモリ７２により１水平期間
分時間遅延された後、ラッチ回路７３、．７４に印加さ
れる。なお、ライン・メモリ７２に必要な記憶容量は６
４０　Ｘ　８　＝５．１２Ｋｂｉｔであり、画像メモリ
２８を構成するメモリ素子の空きエリアを流用できる。

入力端子６２には、同期信号発生器３６から第３図（ｃ
）に示す制御信号が供給されており、ラッチ回路７３．
７４は以下のようにして１画素おきにラッチ動作を行う
。即ち、判定回路６８の出力がＬのとき、スイッチ７９
はａ側に接続し、ラッチ回路７３は第３図（ｃ）の制御
信号によりラッチ動作を行う。判定回路６８の出力がＨ
のとき、スイッチ７９はｂ側に接続し、従ってラッチ回
路７３は入力端子６２の制御信号（第３図（Ｃ））をイ
ンバータ７７で反転した信号（第３図（ｄ））により制
御され、ラッチ回路７４は第３図（ｃ）の制御信号によ
り制御される。Ｐ／Ｓ変換器７５は入力端子６３の制御
信号（第３図（ｅ））に従い、判定回路６８の判定結果
（１ビツト）を先頭に、ラッチ回路７３からの８ビツト
・データとラッチ回路７４からの４ビツト・データを順
次シリアル化して出力端子７６に出力する。

第６図のデータ変換器２６に対応するデータ変換器３０
の構成例を第７図に示す。第４図と同じ構成要素には同
じ符号を付しである。８０は入力端子５０の、画像メモ
リ２８からのシリアル・データをパラレル化するＳ／Ｐ
変換器、８２はインバータ、８３はＳ／Ｐ変換器８０の
１ビツト出力（判定回路６８の判定結果）により切り換
えられるスイッチである。Ｓ／Ｐ変換器８０は入力端子
５１の制御信号に従って、入力端子５０のシリアル・デ
ータをパラレル化するが、最初の１ビツトによりスイッ
チ８３を制御する。他の１２ビツトは、最初の８ビツト
がラッチ回路５６に印加され、残りの４ビツトがラッチ
回路５７に印加される。ラッチ回路５６．５７は入力端
子５３の制御信号（第５図（ｅ））に従い入力データを
ラッチする。

Ｓ／Ｐ変換器８０からスイッチ８３に印加される１ビッ
ト信号がＬのときにはスイッチ８３はａ側に接続し、端
子５２の制御信号（第５図（ｆ））のタイミングでスイ
ッチ５８が切り換わる。他方、Ｓ／Ｐ変換器８０からス
イッチ８３に印加される１ビット信号がＨのときにはス
イッチ８３はｂ側に接続し、制御信号（第Ｓ図（ｆ））
をインバータ８２で反転した信号（第５図（ｇ））によ
りスイッチ５８が切り換わる。即ち、ラッチ回路５６の
出力とラッチ回路５７の出力の取り出しタイミングが切
り換わる。

［発明の効果］ 以上の説明から容易に理解できるように、本発明によれ
ば、少ない記憶容量で撮像手段の出力を一時記憶できる
。また、奇数画素をデータ削減するか偶数画素をデータ
削減するかを判定することにより、量子化ノイズを低減
できる。

【図面の簡単な説明】

第１図は本発明の一実施例の構成ブロック図、第２図は
第１図のデータ変換器２６の詳細な構成ブロック図、第
３図は第２図のタイミング・チャート、第４図は第１図
のデータ変換器３０の詳細な構成ブロック図、第５図は
第４図のタイミング・チャート、第６図はデータ変換器
２６の変更例、第７図は第６図に対応するデータ変換器
３０の変更例である。 １０：撮影光学系　１８：撮像素子　２０：相関二重サ
ンプリング回路　２２：ガンマ補正回路２６：データ変
換器　２８：画像メモリ　３ｏ：データ変換器　３６：
同期信号発生器 Ｏ 第６ 図

Claims (1)

【特許請求の範囲】
1. 撮像手段の出力信号を１画面分記憶する画像メモリを具
   備する撮像装置であって、当該撮像手段と当該画像メモ
   リとの間に、当該撮像手段の出力から、所定の画素につ
   いて下位の１又は複数ビットを削減する削減手段と、当
   該画像メモリの出力について、当該削減手段による削減
   対象の画素に対し、削減された下位ビットを付加する付
   加手段とを設けたことを特徴とする撮像装置。