JPH04330763A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH04330763A JPH04330763A JP4633891A JP4633891A JPH04330763A JP H04330763 A JPH04330763 A JP H04330763A JP 4633891 A JP4633891 A JP 4633891A JP 4633891 A JP4633891 A JP 4633891A JP H04330763 A JPH04330763 A JP H04330763A
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- JP
- Japan
- Prior art keywords
- pull
- signal
- inspection
- down circuit
- semiconductor integrated
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- 239000004065 semiconductor Substances 0.000 title claims description 7
- 238000012360 testing method Methods 0.000 claims abstract description 7
- 238000007689 inspection Methods 0.000 abstract description 15
- 238000000034 method Methods 0.000 abstract description 12
- 238000010586 diagram Methods 0.000 description 7
- 239000013256 coordination polymer Substances 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 238000003491 array Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置、
特に読み出し専用メモリ（ＲＯＭ：ｒｅａｄ ｏｎｌｙ
ｍｅｍｏｒｙ）を内蔵する半導体集積回路装置に関す
る。
特に読み出し専用メモリ（ＲＯＭ：ｒｅａｄ ｏｎｌｙ
ｍｅｍｏｒｙ）を内蔵する半導体集積回路装置に関す
る。
【０００２】一般に、マイクロプロセッサＬＳＩ（ｌａ
ｒｇｅ ｓｃａｌｅ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃ
ｕｉｔ）やディジタルシグナルプロセッサＬＳＩには、
その処理機能をコード化したマイクロプログラムを格納
するためのＲＯＭが内蔵される。
ｒｇｅ ｓｃａｌｅ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃ
ｕｉｔ）やディジタルシグナルプロセッサＬＳＩには、
その処理機能をコード化したマイクロプログラムを格納
するためのＲＯＭが内蔵される。
【０００３】１チップＬＳＩのＲＯＭへのデータ書き込
みは、通常、マスク工程で行われるためプロセス上の原
因から誤ったデータの書き込みが行われることがある。 従って、ＬＳＩの完成後にＲＯＭのデータをチップ外に
読み出してこれを検査する必要がある。
みは、通常、マスク工程で行われるためプロセス上の原
因から誤ったデータの書き込みが行われることがある。 従って、ＬＳＩの完成後にＲＯＭのデータをチップ外に
読み出してこれを検査する必要がある。
【０００４】
【従来の技術】かかる検査の方法として、次のような方
法が採用されている。まず、外部の装置（例えばホスト
コンピュータ）で所定コード列の信号を発生し、この信
号を検査対象のＬＳＩ（以下単にＬＳＩ）に与える。こ
こで、上記の所定コード列はＬＳＩ内部の命令実行に関
与しない１サイクル命令（例えばＮＯＰ命令）のコード
列である。
法が採用されている。まず、外部の装置（例えばホスト
コンピュータ）で所定コード列の信号を発生し、この信
号を検査対象のＬＳＩ（以下単にＬＳＩ）に与える。こ
こで、上記の所定コード列はＬＳＩ内部の命令実行に関
与しない１サイクル命令（例えばＮＯＰ命令）のコード
列である。
【０００５】信号を受け取ったＬＳＩは、この信号をデ
コードしてプログラムカウンタ（略称ＣＰ）を１つ進め
る。ＣＰの値は、ＲＯＭの読み出しアドレスである。従
って、１つのデータがＲＯＭから読み出され、チップ外
部の検査装置に取り込まれる。
コードしてプログラムカウンタ（略称ＣＰ）を１つ進め
る。ＣＰの値は、ＲＯＭの読み出しアドレスである。従
って、１つのデータがＲＯＭから読み出され、チップ外
部の検査装置に取り込まれる。
【０００６】すなわち、外部装置側で所定コード列の信
号を連続発生させることにより、ＬＳＩ内部のＣＰの値
を順次にインクリメントしてＲＯＭデータを連続的に読
み出すことができ、チップ外で観測して良否を判定する
ことができる。これにより、いわゆるＲＯＭデータの垂
れ流し検査を行うことができる。
号を連続発生させることにより、ＬＳＩ内部のＣＰの値
を順次にインクリメントしてＲＯＭデータを連続的に読
み出すことができ、チップ外で観測して良否を判定する
ことができる。これにより、いわゆるＲＯＭデータの垂
れ流し検査を行うことができる。
【０００７】
【発明が解決しようとする課題】しかしながら、かかる
従来の検査方法にあっては、チップ外部で所定コード列
の信号を発生する構成となっていたため、信号発生用の
外部装置（例えばホストコンピュータ）が別途に必要と
なり、検査コストが嵩むと共に、外部装置の設定や操作
、および外部装置とＬＳＩ間の接続など、検査手順が複
雑化するという問題点があった。
従来の検査方法にあっては、チップ外部で所定コード列
の信号を発生する構成となっていたため、信号発生用の
外部装置（例えばホストコンピュータ）が別途に必要と
なり、検査コストが嵩むと共に、外部装置の設定や操作
、および外部装置とＬＳＩ間の接続など、検査手順が複
雑化するという問題点があった。
【０００８】本発明は、このような問題点に鑑みてなさ
れたもので、所定の信号をチップ内部で発生させること
により、検査コストを削減すると共に、検査手順を簡素
化することを目的としている。
れたもので、所定の信号をチップ内部で発生させること
により、検査コストを削減すると共に、検査手順を簡素
化することを目的としている。
【０００９】
【課題を解決するための手段】本発明は、上記目的を達
成するためその原理図を図１に示すように、ハイインピ
ーダンス出力モードを持つ複数の出力回路と、該複数の
出力回路の各々に接続された複数の端子と、該複数の端
子の各々に接続されたプルアップまたはプルダウン回路
とを備え、試験モードのときは、前記出力回路をハイイ
ンピーダンス出力状態にすると共に、前記プルアップま
たはプルダウン回路により、前記端子に現れる信号をモ
ード信号として取り込むことを特徴とし、好ましくは、
前記プルアップ・プルダウン回路は、前記端子に接続さ
れたプルアップ抵抗素子およびプルダウン抵抗素子を含
み、該抵抗素子の選択的接続によって前記モード信号を
プログラムすることを特徴とする。
成するためその原理図を図１に示すように、ハイインピ
ーダンス出力モードを持つ複数の出力回路と、該複数の
出力回路の各々に接続された複数の端子と、該複数の端
子の各々に接続されたプルアップまたはプルダウン回路
とを備え、試験モードのときは、前記出力回路をハイイ
ンピーダンス出力状態にすると共に、前記プルアップま
たはプルダウン回路により、前記端子に現れる信号をモ
ード信号として取り込むことを特徴とし、好ましくは、
前記プルアップ・プルダウン回路は、前記端子に接続さ
れたプルアップ抵抗素子およびプルダウン抵抗素子を含
み、該抵抗素子の選択的接続によって前記モード信号を
プログラムすることを特徴とする。
【００１０】
【作用】本発明では、例えばＩ／Ｏポートを開いた状態
、すなわち、何も繋がない状態にすると、プルアップ・
プルダウン回路によって作られたモード信号が取り込ま
れ、この信号に応答して読み出しアドレスが生成される
。
、すなわち、何も繋がない状態にすると、プルアップ・
プルダウン回路によって作られたモード信号が取り込ま
れ、この信号に応答して読み出しアドレスが生成される
。
【００１１】従って、モード信号発生のための外部装置
が不要になり、検査コストを削減できると共に、検査手
順を簡素化できる。
が不要になり、検査コストを削減できると共に、検査手
順を簡素化できる。
【００１２】
【実施例】以下、本発明を図面に基づいて説明する。図
２〜図４は本発明に係る半導体集積回路装置の一実施例
を示す図であり、ディジタルシグナルプロセッサ（ＤＳ
Ｐ）への適用例である。
２〜図４は本発明に係る半導体集積回路装置の一実施例
を示す図であり、ディジタルシグナルプロセッサ（ＤＳ
Ｐ）への適用例である。
【００１３】まず、構成を説明する。図２において、１
０はＩ／０ポート、１１はアドレス演算部、１２はＲＡ
Ｍ、１３は演算処理部、１４はクロック発生部、１５は
シークエンス部、１６はデコーダ部であり、これらは共
通のチップ上に形成される。また、上記シークエンス部
１５は、プログラムカウンタスタック１７、プログラム
カウンタ１８、第１レジスタ１９、ＲＯＭ（読み出し専
用のメモリ）２０、第２レジスタ２１およびセレクタ２
２などを含み、アドレス演算部１１からのアドレスデー
タを内部バス２３を介して取込む。
０はＩ／０ポート、１１はアドレス演算部、１２はＲＡ
Ｍ、１３は演算処理部、１４はクロック発生部、１５は
シークエンス部、１６はデコーダ部であり、これらは共
通のチップ上に形成される。また、上記シークエンス部
１５は、プログラムカウンタスタック１７、プログラム
カウンタ１８、第１レジスタ１９、ＲＯＭ（読み出し専
用のメモリ）２０、第２レジスタ２１およびセレクタ２
２などを含み、アドレス演算部１１からのアドレスデー
タを内部バス２３を介して取込む。
【００１４】プログラムカウンタ１８は、取り込んだア
ドレスデータの値を初期値としてセットし、以降クロッ
ク発生部１４からの信号に同期してその値をインクリメ
ントする。プログラムカウンタ１８の値（ＲＯＭアドレ
ス信号ＲＡ）は、第１レジスタ１９でタイミング調節さ
れた後、ＲＯＭ２０のアドレス端子に加えられ、ＲＯＭ
２０の記憶領域がアドレス指定される。指定領域に書き
込まれていたデータ（ＲＯＭデータＲＤ）は上記のアド
レス指定によって読み出され、第２レジスタ２１でタイ
ミング調節された後、セレクタ２２に加えられる。
ドレスデータの値を初期値としてセットし、以降クロッ
ク発生部１４からの信号に同期してその値をインクリメ
ントする。プログラムカウンタ１８の値（ＲＯＭアドレ
ス信号ＲＡ）は、第１レジスタ１９でタイミング調節さ
れた後、ＲＯＭ２０のアドレス端子に加えられ、ＲＯＭ
２０の記憶領域がアドレス指定される。指定領域に書き
込まれていたデータ（ＲＯＭデータＲＤ）は上記のアド
レス指定によって読み出され、第２レジスタ２１でタイ
ミング調節された後、セレクタ２２に加えられる。
【００１５】セレクタ２２は通常、ＲＤがデコーダ部１
６および内部バス２３に送られるようにその信号経路を
保持するが、所定の検査（垂れ流し検査）を行う際には
、ＲＤがチップ外部に取り出されるようにその信号経路
を切り換える。なお、例えばチップ外部からの操作によ
って特定のピンの電位を変化させ、これに応答して切換
動作を起こさせるようにしてもよい。
６および内部バス２３に送られるようにその信号経路を
保持するが、所定の検査（垂れ流し検査）を行う際には
、ＲＤがチップ外部に取り出されるようにその信号経路
を切り換える。なお、例えばチップ外部からの操作によ
って特定のピンの電位を変化させ、これに応答して切換
動作を起こさせるようにしてもよい。
【００１６】ここで、アドレス演算部１１は、所定のタ
イミングで内部バス２３上のデータを取り込み、そのデ
ータに基づいてアドレス値を計算する。基になるデータ
は、ＲＯＭ２０から読み出されたデータＲＤ、または、
Ｉ／０ポート１０を介して取り込まれたチップ外部から
のデータＤＩＮである。
イミングで内部バス２３上のデータを取り込み、そのデ
ータに基づいてアドレス値を計算する。基になるデータ
は、ＲＯＭ２０から読み出されたデータＲＤ、または、
Ｉ／０ポート１０を介して取り込まれたチップ外部から
のデータＤＩＮである。
【００１７】これらのデータＲＤ、ＤＩＮのビット配列
が、特定コード列の命令、例えばＮＯＰ（ノー・オペレ
ーション）命令のような１サイクル命令に該当するとき
、プログラムカウンタ１８のインクリメント動作が継続
されたままで、演算部１３等の処理が休止される。すな
わち、少なくともＲＯＭデータの読み出しが継続される
。 一方、Ｉ／０ポート１０には、本発明のポイント
となるプルアップ・プルダウン回路１０ａが設けられて
いる。この回路１０ａは、Ｉ／０ポート１０が開放され
た状態、すなわち、チップ外部と接続されない状態のと
きに、上記の所定コード列の信号を発生するもので、図
３はその概略ブロック構成を示す図である。
が、特定コード列の命令、例えばＮＯＰ（ノー・オペレ
ーション）命令のような１サイクル命令に該当するとき
、プログラムカウンタ１８のインクリメント動作が継続
されたままで、演算部１３等の処理が休止される。すな
わち、少なくともＲＯＭデータの読み出しが継続される
。 一方、Ｉ／０ポート１０には、本発明のポイント
となるプルアップ・プルダウン回路１０ａが設けられて
いる。この回路１０ａは、Ｉ／０ポート１０が開放され
た状態、すなわち、チップ外部と接続されない状態のと
きに、上記の所定コード列の信号を発生するもので、図
３はその概略ブロック構成を示す図である。
【００１８】図３において、Ｉ／０ポート１０内部のプ
ルアップ・プルダウン回路１０ａは、ｎビットの信号線
Ｄ１〜Ｄｎの各線に、論理レベル付与手段Ｌ１〜Ｌｎを
取り付けて構成する。各々の論理レベル付与手段Ｌ１〜
Ｌｎは、ハイ論理またはロー論理を選択的に各信号線に
与えることができる。但し、Ｉ／０ポート１０を外部と
接続した場合には、そのポートに入出力する信号に対し
て何等の影響も与えない。
ルアップ・プルダウン回路１０ａは、ｎビットの信号線
Ｄ１〜Ｄｎの各線に、論理レベル付与手段Ｌ１〜Ｌｎを
取り付けて構成する。各々の論理レベル付与手段Ｌ１〜
Ｌｎは、ハイ論理またはロー論理を選択的に各信号線に
与えることができる。但し、Ｉ／０ポート１０を外部と
接続した場合には、そのポートに入出力する信号に対し
て何等の影響も与えない。
【００１９】図４は論理レベル付与手段の具体的な一例
である。この例では、各信号線毎に、プルアップ抵抗素
子ＲＨ１〜ＲＨｎおよびプルダウン抵抗素子ＲＬ１〜Ｒ
Ｌｎが取り付けられており、プルアップ抵抗素子ＲＨ１
〜ＲＨｎは、ハイ論理に相当する電源ラインＶＨに接続
され、また、プルダウン抵抗素子ＲＬ１〜ＲＬｎは、ロ
ー論理に相当する電源ラインＶＬに接続されている。そ
して、各抵抗素子の一端側（図では×印で示す部分）Ｐ
１〜Ｐｎを選択的に切断することにより、所定コード列
をプログラムしている。例えば、図ではＤ１、Ｄ２、Ｄ
３、Ｄ４ビットがハイ論理にプログラムされると共に、
Ｄｎビットがロー論理にプログラムされている。
である。この例では、各信号線毎に、プルアップ抵抗素
子ＲＨ１〜ＲＨｎおよびプルダウン抵抗素子ＲＬ１〜Ｒ
Ｌｎが取り付けられており、プルアップ抵抗素子ＲＨ１
〜ＲＨｎは、ハイ論理に相当する電源ラインＶＨに接続
され、また、プルダウン抵抗素子ＲＬ１〜ＲＬｎは、ロ
ー論理に相当する電源ラインＶＬに接続されている。そ
して、各抵抗素子の一端側（図では×印で示す部分）Ｐ
１〜Ｐｎを選択的に切断することにより、所定コード列
をプログラムしている。例えば、図ではＤ１、Ｄ２、Ｄ
３、Ｄ４ビットがハイ論理にプログラムされると共に、
Ｄｎビットがロー論理にプログラムされている。
【００２０】従って、信号線Ｄ１〜Ｄｎを開放すること
により、非切断側の抵抗素子を介してＶＨまたはＶＬの
電位レベルを各信号線に与えることができ、例えばＮＯ
Ｐ命令に相当する所定コード列の信号をチップ内部で発
生することができる。
により、非切断側の抵抗素子を介してＶＨまたはＶＬの
電位レベルを各信号線に与えることができ、例えばＮＯ
Ｐ命令に相当する所定コード列の信号をチップ内部で発
生することができる。
【００２１】その結果、Ｉ／Ｏポート１０には、当該Ｉ
／Ｏポート１０の開放期間中、常にＮＯＰ命令に相当す
る所定コード列が与えられているから、ＩＣ内の各回路
動作を制御するクロックに同期した信号に応じてＮＯＰ
命令がプログラムカウンタに送られ、アドレスカウンタ
が順次インクリメントされる。よって、ＮＯＰ命令を発
生するための外部装置（例えばホストコンピュータ）が
不要になり、検査コストを削減できると共に、検査手順
の簡素化を図ることができる。
／Ｏポート１０の開放期間中、常にＮＯＰ命令に相当す
る所定コード列が与えられているから、ＩＣ内の各回路
動作を制御するクロックに同期した信号に応じてＮＯＰ
命令がプログラムカウンタに送られ、アドレスカウンタ
が順次インクリメントされる。よって、ＮＯＰ命令を発
生するための外部装置（例えばホストコンピュータ）が
不要になり、検査コストを削減できると共に、検査手順
の簡素化を図ることができる。
【００２２】なお、Ｉ／Ｏポートが開放された状態で、
且つデコーダ１６の内部バスまたは外部へのＲＯＭ内容
の出力を切り換える信号が入力したときに、前記所定コ
ード列が発生するようにしてもよい。
且つデコーダ１６の内部バスまたは外部へのＲＯＭ内容
の出力を切り換える信号が入力したときに、前記所定コ
ード列が発生するようにしてもよい。
【００２３】
【発明の効果】本発明によれば、所定コード列の信号を
チップ内部で発生させることができ、検査コストを削減
できると共に、検査手順を簡素化することができる。
チップ内部で発生させることができ、検査コストを削減
できると共に、検査手順を簡素化することができる。
【図１】本発明の原理図である。
【図２】一実施例のブロック図である。
【図３】一実施例のプルアップ・プルダウン回路の概略
ブロック図である。
ブロック図である。
【図４】一実施例のプルアップ・プルダウン回路の構成
図である。
図である。
１０：Ｉ／Ｏポート
１０ａ：プルアップ・プルダウン回路
２０：ＲＯＭ（読み出し専用のメモリ）Ｄ１〜Ｄｎ：信
号線 ＲＨ１〜ＲＨｎ：プルアップ抵抗素子 ＲＬ１〜ＲＬｎ：プルダウン抵抗素子
号線 ＲＨ１〜ＲＨｎ：プルアップ抵抗素子 ＲＬ１〜ＲＬｎ：プルダウン抵抗素子
Claims (2)
- 【請求項１】ハイインピーダンス出力モードを持つ複数
の出力回路と、該複数の出力回路の各々に接続された複
数の端子と、該複数の端子の各々に接続されたプルアッ
プまたはプルダウン回路とを備え、試験モードのときは
、前記出力回路をハイインピーダンス出力状態にすると
共に、前記プルアップまたはプルダウン回路により、前
記端子に現れる信号をモード信号として取り込むことを
特徴とする半導体集積回路装置。 - 【請求項２】前記プルアップ・プルダウン回路は、前記
端子に接続されたプルアップ抵抗素子およびプルダウン
抵抗素子を含み、該抵抗素子の選択的接続によって前記
モード信号をプログラムすることを特徴とする請求項１
記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4633891A JPH04330763A (ja) | 1991-03-12 | 1991-03-12 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4633891A JPH04330763A (ja) | 1991-03-12 | 1991-03-12 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04330763A true JPH04330763A (ja) | 1992-11-18 |
Family
ID=12744352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4633891A Withdrawn JPH04330763A (ja) | 1991-03-12 | 1991-03-12 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04330763A (ja) |
-
1991
- 1991-03-12 JP JP4633891A patent/JPH04330763A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |