JPS61173366A - マイクロプロセツサのインタ−フエ−ス装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はマイクロプロセッサ（以下、ＣＰＴ；ｊと略記
する）を用いた機器のインターフェース装置に関するも
のである。

従来の技術 ８　ヒｙ　）　＋７）　ＣＰ　Ｕとしてｚ８０や６８０
６等の６８系ＣＰＵが多く用いられておシ、その周辺に
用いる多くの集積回路（以下ＩＣと略記する）も市販さ
れている。

ＣＰＵの周辺回路としては、具体的にはブラウン管表示
装置コントローラ（ＣＲＴＣ）や周辺インター７エース
アダプタ（ＰＩＡ）等がある。

ところで、６８系などのＣＰＵの周辺ＩＣの制御にはイ
ネーブル信号（以下Ｅパルスと略記する）がストローブ
信号として必要とされている。っまシ、ＣＰＵへのデー
タの取シ込みはＥパルスが立ち上った時にのみ行われる
ようになっている。

一方、Ｚｓｏ等０８０系ＣＰＵなど、とのＥパルスに相
当するものがない。

従って８０系などＥパルスの端子のないＣＰＵに６８系
などのＥパルス端子のある周辺ＩＣを用いようとすると
、Ｅパルスに相当するパルス信号を作ってやらなければ
ならない。

発明が解決しようとする問題点 上記の場合、８０系ＣＰＵのシステムクロックを発振す
るクロック発振回路とは別に６８系の周辺ＩＣに用いら
れるＥパルスを発振するクロック発振回路を設けなけれ
ばならず、高価になっていた０ また８０系ＣＰＵのシステムクロックと６８系の周辺Ｉ
Ｃに用いられるＥパルスとの同期音とらなければ、デー
タの送受はできず、それぞれの信号は異なった種類のも
のであるので同期をとるのが困難であるという問題があ
った０ 問題点を解決するための手段 本発明は上記問題点を解決するためマイクロプロセッサ
と、システムクロック発振器と、システムクロック発振
器の出力をインバータを介して入力されたバイナリカウ
ンタと、バイナリカウンタの出力が第１のオアゲートを
介してイネーブル端子に入力された周辺回路用集積回路
と１．バイナリカウンタの出力にアンドゲートを介して
一方の入力端子が接続されるとともに周辺回路用集積回
路のチップセレクト端子に他方の入力端子が接続され出
力がパイナリカウ／りのクリアー端子に接続されたオア
ゲートを設けたものである。

作　　用 本発明は以上の構成によシマイクロプロセッサのシステ
ムクロックによって周辺回路用集積回路に用いるＥパル
スを作っているため、システムクロックとＥ　パルスの
同期をとらなくてよいものである。

実施例 以下、本発明の実施例について説明を行う。

第１図は本発明の一実施例を示す回路図で、１はＺａｏ
等の８０系ＣＰＵであシ、これには８ビツトのデータを
出す端子Ｄ０〜Ｄ７．待期信号の接続端子ＷＡＩＴ　、
システムクロックの入力端子φ。

アドレスデータを出力する端子、入出力要求（Ｉｎｐｕ
ｔ　０ｕｔｐｕｔ　　Ｒｅｑｕｅｓｔ）端子ｌ０ＲＱ　
、書き込み命令（Ｗｒｉｔｅ）端子ＷＲが設けられてい
る〇また２は６８系の周辺回路用ＩＣであり、これには
８ビツトのデータを受ける端子り。−Ｄ７．Ｅパルスの
入力端子Ｅ、チップセレクタ（ＣｈｉｐＳ゛ｓ　１　ｅ
　ｃ　ｔ　ｏ　ｒ　）端子Ｃ３，読み書き命令端子Ｒ／
Ｗが設けられている。

そしてＣＰＵ１の端子Ｄ０〜Ｄ７は周辺回路用ＩＣ２の
端子Ｄ０〜Ｄ７と接続されている。

３はシステムクロック発振器であシ、ＣＰＵ１のシステ
ムクロック入力端子φへ接続され、またインバータ４を
介してバイナリカウンタ５０入力端子Ａへ接続されてい
る。

バイナリカウンタ５には出力端子へおよびその出力の２
分周出力を出す出力端子へが設けられている。

６はインバータであシ、バイナリカウンタ４の出力端子
ＱＡ　　とＣＰＵ１の時期信号の接続端子ＷＡＩＴの間
に挿入されている。

バイナリカウンタ６の出力端子ＯＡ　＄　ＱＢはそれぞ
れオア回路７を介して周辺回路用ＩＣ２のＥパルス入力
端子Ｅに接続されておシ、マたアンド回路８を介してオ
ア回路９の一方に接続されている。

１ｏはアドレスデコーダであシ、ＣＰＵ１よシアドレス
データが入力され、出力が周辺回路用工Ｃ２のチップセ
レクタ端子Ｃ８に接続されている０またアドレスデコー
ダ１０の出力はオア回路９の他方の入力端子へ接続され
、オア回路９の出力はバイナリカウンタ５のクリアー端
子ＣＬＥＡＲへ接続されている。

１１は負論理入力のナンド回路であシ、一方の入力端子
はＣＰＵ１の入出力要求端子ｌ０ＲＱに接続され、他方
の入力端子は読み書き命令端子ＷＲに接続されている。

また負論理入力のナンド回路１１の出力はアドレスデコ
ーダ１０の入力端子および周辺回路用ＩＣ２の読み書き
命令端子Ｒ／Ｗに接続されている０第２図は本発明の実
施例の動作を示すタイムチャートである。以下、第２図
に沿ってＣＰＵ１が周辺回路用ＩＣ２に対して制御信号
を送出する場合について説明を行う０ まず、システムクロックφの最初の立ち上シパルスＴ１
　　の立ち上シ後、ＣＰＵ１よシアドレスデ−夕が送出
される。

次にシステムクロックφの２番目の立ち上Ｄ　パルスＴ
２　　の立ち上シ後、ＣＰＵ１の入出力要求端子ｌ０Ｒ
Ｑ　よシの信号と書き込み命令端子ＷＲよシの信号が送
出される。この２つの信号の負論理ナンド信号が入出力
書き込み信号１１０ｗとしてアドレスデコーダ１０及び
周辺回路用ＩＣ２の読み書き命令端子Ｒ／Ｗへ入力され
る。ここで入出力書き込み信号１１０ｗは立ち上シバル
スＴ２　　の立ち上り後、立ち下る。

つまり、アドレスデコーダ１０に入力されているアトシ
スデータと、信号１１０ｗがアドレスデコーダ１０でデ
コードされ、マツプ化された周辺回路用ＩＣ２のチップ
セレクタ端子Ｃ８に信号が入力される。

この時、バイナリカウンタ５の出力端子ＱＡ　。

ＱＢ　の信号はともにローベルであシ、よってアンド回
路８の出力はローレベルとなっているため、オア回路９
の出力はハイレベルとなシ、バイナリカウンタ６はクリ
アされる。

そして次のシステムクロックφの反転クロック７）立ち
上シでバイナリカウンタ６の出力端子ＱＡの信号がハイ
となシ、この反転信号がＣＰＵ１の時期信号端子ＷＡ　
Ｉ　Ｔ　　に入力される。

次に第２図に示すシステムクロックφの期間Ｔｗの立ち
上シで出力端子ＱＡ　の信号が立ち下シ、出力端子へ　
の信号が立ち上る。

そして、期間Ｔｗ　Ｏ後の期間Ｔ３の立ち上シで、出力
端子ＱＡの信号が立ち上ると、アンド回路８の出力がハ
イとなシ、オア回路９の出力がハイとなる。

力はローとなり、Ｅパルス入力端子Ｅの信号もローとな
る。

このように、ＣＰＵ１のシステムクロックφと、ＣＰＵ
１よシ出される入出力要求端子ｌ０ＲＱの信号と、書き
込み命令端子ＷＲの信号によって周辺回路用ＩＣ２に用
いられるイネーブル信号Ｅを作ることができる。

発明の効果 本発明は以上の説明で明らかなようにマイクロプロセッ
サのシステムクロックを発振するシステムクロック発振
回路と、この発振回路の出力が入力さするバイナリカウ
ンタと、このカウンタの出力に接続されたゲート回路と
、アドレスデコーダと、マイクロプロセッサの入出力要
求端子および書き込み命令端子に接続されたゲートによ
って濁周辺回路用集積回路に用いられるイネーブル信号
を作り出しているため、自ずとイネーブル信号はシステ
ムクロックパルスと同期がとれ、システムクロックパル
スとイネーブル信号をあえて同期を取る手段が不要とな
る。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図は同回
路のタイミングチャートである。 １・・・・・・マイクロプロセッサ、２・・・・・−周
辺回路用集積回路、３・・・・・・システムクロック発
振器、４・・・・・・インバータ、５・・・・・・パイ
ナリカウ／り、６・・・・・・インバータ、７・・・・
・・オア回路、８・−・・・・アンド回路、９・・・・
・・オア回路、１０・・・・・・デコーダ、１１・・・
・・・ナンド回路、Ｅ・・・・・・イネーブル信号入力
端子、Ｃ８・・・・・・チップセレクト端子、ＣＬＥＡ
Ｒ・・・・・・クリアー端子。 代理人の氏名　弁理士　中尾　敏　男　ほか１名第１図 第２図

Claims (1)

【特許請求の範囲】
1. マイクロプロセッサと、前記マイクロプロセッサのシス
   テムクロックを発振するシステムクロック発振器と、前
   記システムクロック発振器の出力をインバータを介して
   入力されたバイナリカウンタと、前記バイナリカウンタ
   の出力が第１のオアゲートを介してイネーブル端子に入
   力された周辺回路用集積回路と、前記バイナリカウンタ
   の出力にアンドゲートを介して一方の入力端子が接続さ
   れるとともに前記周辺回路用集積回路のチップセレクト
   端子に他方の入力端子が接続され出力が前記バイナリカ
   ウンタのクリアー端子に接続されたオアゲートを設けた
   ことを特徴とするマイクロプロセッサのインターフェー
   ス装置。