JPH02285454A - プロセッサ用インタフェースコントローラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、一般的には周辺装置とのプロセッサのインタ
フェースに関し、かつより特定的にはマイクロプロセッ
サとそれに関連する周辺装置との間の余裕分（ｎａｒａ
ｉｎａｌ）のタイミングの消去のための回路に関する。

［従来の技術］ マイクロプロセッサがそれ自身とそれに関連する周辺装
置との間において高いデータ転送レートを達成すること
が望ましい。この高いデータ転送レートは最高のマイク
ロプロセッサのスループットを提供する。高いマイクロ
プロセッサのスループットは、これがマイクロプロセッ
サが時間の単位ごとにより多くの機能を達成できるよう
にするなめ、望ましいものである。

周辺装置はメモリ、ディスクドライブ、テープドライブ
、内部または外部レジスタを含むことができる。これら
の周辺装置はマイクロプロセッサの制御の下において読
取りおよび書込みのために著しく異なるアクセスタイム
を有している。典型的には、これらの異なる周辺装置に
対し異なる周辺装置インタフェースが必要になるであろ
う、？ａつかの異なるインタフェース回路を用いること
は経済的ではない、これはかなりのスペースおよび電力
を使用するであろう。

さらに、プロセッサは数多くの異なる周辺装置にインタ
フェースすることが要求される。これらの周辺装置は異
なるデータ転送レートおよび異なるタイミングを有して
いる。この問題に対する解決方法は各周辺に対し独自の
インタフェース回路を設計し、シミュレートしかつ試験
することである。このことはコンポーネント、電力およ
び設計努力の浪費となるのみならず、それらの回路の各
々に対し物理的なスペースを要求する。

［発明が解決しようとする課題］ 従って、本発明の目的は、プロセッサと数多くの周辺装
置との間における余裕分のおよび異なるタイミングを消
去する包括的なプロセッサインクフェースコントローラ
を提供することにある。

［課題を解決するための手段および作用コ本発明の上述
の目的を達成する上において、新規なプロセッサ用イン
タフェースコントローラが示される。１つのプロセッサ
システムはシステムクロックを含む、該プロセッサシス
テムはまたプロセッサ用インタフェースコントローラを
介して゛数多くの周辺装置に結合されるプロセッサを含
む。

該プロセッサは読取り要求信号、書込み要求信号および
データストローブ信号のような数多くの制御信号を提供
する。

プロセッサ用インタフェースコントローラはプロセッサ
に結合されるイネ−ブリング回路を含む。

該イネ−ブリング回路はデータストローブ信号に応答し
て動作しイネ−ブリング信号を生成する。

プロセッサ用インタフェースコントローラのラッチング
構成がシステムクロックおよびイネ−ブリング回路に接
続される。該ラッチング構成はシステムクロックに応答
してかつイネ−ブリング信号に応答して動作し該イネ−
ブリング信号に関し所定の時間インターバルで７クルレ
ッジ信号を生成する。

読取り発生器（ｒｅａｄ　ｇｅｎｅｒａｔｏｒ）がフロ
セッサニ、ラッチング構成にそして周辺装置に接続され
る。

該読取り発生器は前記プロセッサのラッチング構成に対
するおよび周辺装置に対する読取り要求信号に応答して
動作しかつ周辺装置により使用するための読取り信号を
生成するよう動作する。該読取り信号は前記イネーブル
信号に関し所定の時間インターバルで生成される。

書込み発生器（ｗｒｉｔｅ　ｇｅｎｅｒａｔｏｒ）がプ
ロセッサに、ラッチング構成に、そして周辺装置に接続
される。該書込み発生器は書込み要求信号に応答して動
作し前記イネ−ブリング信号に関し所定の時間インター
バルで書込み信号を生成する。

［実施例］ 以下、図面により本発明の詳細な説明する。

第１図は、マイクロプロセッサシステムのブロック図で
ある。マイクロプロセッサ１０は、アドレスおよびデー
タバスおよび数多くの制御信号を含むコントロールバス
を介しプロセッサ用インタフェースコントローラ２０に
接続される。プロセッサ用インタフェースコントローラ
（ＰＩＣ）２０はアドレスおよびデータバスのリードを
周辺装置１ないしＮの各々に接続する。アドレスおよび
データバスはマイクロプロセッサから直接周辺装置１な
いしＮの各々につながれる０周辺装置がそこから読取ら
れるべきかあるいはそこに書込まれるべきかを示す信号
がマイクロプロセッサ１０からＰＩＣ２０に送信される
。ＰＩＣ２０は該信号を解釈しかつ選択された特定の周
辺装置によりマイクロプロセッサ１０に対しあるいはそ
の逆に有効なデータが与えられるように適正なタイミン
グを提供する。

特定の周辺装置が書込まれるべきであるかあるいは読取
られるべきであるかを示す選択信号（図示せず）はマイ
クロプロセッサ１０から直接周辺装置の各々に送信され
る。１正な選択信号が開始された時、その選択信号によ
って指示される特定の周辺装置が応答するであろう。

異なる周辺装置は異なる応答およびセットアツプ時間を
有しているから、ＰＩＣ２０はマイクロプロセッサがそ
れが選択するいずれの周辺装置からもおよびその逆にお
いても有効なデータを得ることを保証する。異なる周辺
装置は異なるセットアツプおよび応答時間を有している
から、安定なデータが異なる時間でマイクロプロセッサ
に与えられあるいはマイクロプロセッサから入手される
。

ＰＩＣ２０は読取りまたは書込み動作のサイクルタイム
を最小限に保ちながら、マイクロプロセッサ１０および
周辺装置１ないしＮの各々の間で独自のタイミングを与
える。

ＰＩＣ２０は集積回路内で実施することができる。ＰＩ
Ｃ２０はＡ　Ｓ　Ｉ　Ｃ（Ａｐｐｌｉｃａｔｉｏｎｓｐ
ｅＣｉｆｉＣＩｎｔｅｒＯｒａｔｅｄ　Ｃ１ｒＣｕｉｔ
：特定応用集積回路）上において内部周辺装置の幾つか
および他の回路と共に実施できる。これらの内部周辺装
置はメモリを含むことができる。異なるタイミングの間
Ｕは同じＡＳＩＣ回路内に配置された周辺装置を有する
ことからおよびテープまたはディスクドライブのような
Ａ３１０回路に対し外部に配置された周辺装置から起因
する。マイクロプロセッサ１０と周辺装置１ないしＮと
の間のすべてのデータ転送は同じバスタイミングで達成
される。その結果、必要とされる回路の量が最小化され
る。さらに、そのようなＡ３１０回路のシミュレーショ
ンは大幅に効率良く行なわれる。

次に°第２図を参照すると、第１図のＰＩＣ２０の回路
図が示されている。読取り／書込み信号ＲＷはマイクロ
プロセッサ１０をＮＡＮＤゲート３０、ＮＡＮＤゲート
４１、そしてインバータ４０に接続する。上部データス
トローブ（ＵＤＳ）および下部データストローブ（ＬＤ
Ｓ）はマイクロプロセッサ１０を対応するバッファを通
りＮＡＮＤゲート３０の入力に接続する。読取り／書込
み信号および上部データストローブおよび下部データス
トローブ信号はマイクロプロセッサ１０をＰＩＣ２０に
接続するコントロールバスの一部である。読取り／書込
み信号、上部データストローブおよび下部データストロ
ーブ信号はすべて高論理レベルから低論理レベル（即ち
、論理１がら論理０）への遷移に応じてすべてアクティ
ブとなる。

リセット（ＲＥＳＥＴ）信号がマイクロプロセッサ１０
からＮＡＮＤゲート３２の１つの入力に接続される。シ
ステムクロック信号５ＹＳＣＬＫもまたマイクロプロセ
ッサ１０からＤ型フリップフロッ１３５，３６．３７の
クリア入力にそしてインバータ３９を通りフリップフロ
ップ３８に接続される。

ＮＡＮＤゲート３０の出力はＮＡＮＤゲート３２の他の
入力に接続されている。ＮＡＮＤゲート３２の出力はイ
ンバータ３３に接続されている。

インバータ３３の出力はＤ型フリップフロップ３５ない
し３８のＮＭＲ反転入力に接続されている。

フリップフロップ３５のＤ入力は論理’ｉ　　（十■）
の電圧源に接続されている。フリップフロップ３５のＱ
出力はＮＡＮＤゲート４１の１つの入力、フリップフロ
ップ３７のＤ入力、そしてフリップフロップ３８のＤ入
力に接続されている。フリップフロップ３７のＮＱ（ノ
ットＱ）出力はフリップフロップ３６のＤ入力に接続さ
れている。

フリップフロップ３６のＱ出力はＮＡＮＤゲート４２の
１つの入力に接続されている。フリップフロップ３８の
Ｑ出力はアクルツジ信号ＡＣＫである。該アクノレッジ
信号ＡＣＫは読取りまたは書込み要求に応答してマイク
ロプロセッサに返送される。読取り要求の場合には、ア
クルツジ信号は安定なデータが周辺装置によって示され
かつそれはマイクロプロセッサによって読まれてもよい
ということを示している。書込み要求の場合には、アク
ノレッジ信号は安定なデータが特定の周辺装置により受
信されたことを示している。

インバータ４０の出力はＮＡＮＤゲート４２の入力に接
続されている。ＮＡＮＤゲート４１の出力はＮＯＲゲー
ト４３の１つの入力に接続されている。アドレスストロ
ーブ信号がＮＯＲゲート４３の他の入力に送信される。

アドレスストローブ信号Ａｓはアドレスバス（図示せず
）における特定のアドレスが安定＜　５ｔａｂｔｅ）で
あることを示す。

アドレスストローブＡｓはマイクロプロセッサにより発
生されかつコントロールバスの制御信号の１つである。

ＮＡＮＤゲート４２の出力は書込み信号である。

この信号は周辺装置の各々に送信される。１つの特定の
周辺装置が選択される１選択された周辺装置はデータバ
ス（図示せず）からのデータを送信しかつそれを特定の
周辺装置に書込むことによりこの書込み信号に応答する
。

ＮＯＲゲート４３の出力は読取り信号ＲＤである。読取
り信号ＲＤは周辺装置１〜Ｎに送信されかつ選択された
周辺装置がそのデータをデータバスに与えかつこのデー
タがマイクロプロセッサに読込まれるべきであることを
示している。明らかに、単一の回路が多くの周辺装置を
取り扱い、それによって非常に大きな経済性を達成する
。

次に第２図および第３図を合わせ参照して、プロセッサ
用インタフェースコントローラの記述が説明される。シ
ステムクロック信号５ＹＳＣＬＫが第３図の最上部にお
ける波形１００で示されている。該クロックは状態ＳＯ
から８４を通りウェイト状態Ｗ１およびＷ２へそして状
態Ｓ５からＳ７へと慧行するよう示されている。該シス
テムクロックは図示しないマイクロプロセッサ１０に含
まれるクロック回路により発生される。状態Ｓ２の立ち
下がりエツジにおいて、アドレスストローブ信号ＡＳ、
上部データストローブＵＤＳおよび下部データストロー
ブしＤＳが第３図の波形１０１で示されるように論理ｒ
ＩＪから論理「０」状態への遷移により生成される。Ｒ
Ｗ信号波形１０８は読取り信号ＲＤおよび書込み信号Ｗ
Ｒを決定する。状態Ｓ４の間、読取り信号ＲＤまたは書
込み信号ＷＲのいずれかが生成される。これらの信号は
それぞれマイクロプロセッサ１０による読取りおよび書
込み機能を示す、読取り機能が最初に説明される。

ＵＤＳおよびＬＤＳ信号くマイクロプロセッサにより発
生される）が論理「１」である場合には、フリヅグフロ
・ツブは入力を受は入れ刻時されることが動作不能（デ
ィスエーブル）とされかつ従って状態を変えることがで
きない、ＲＥＳＥＴ　（リセット）信号が論理「１」か
ら論理「０」に遷移した時フリップ７０ツブ３５ないし
３８はクリアされかつディスエーブルされる。ＵＤＳお
よびしＤＳ信号がＮＡＮＤゲート３０に印加されかつマ
イクロプロセッサから読取り／書込み信号がＮＡＮＤゲ
ート３０に印加された時、ＮＭＲ入力を介してフリップ
フロップ３５ないし３８に論理「１」が入力される。こ
れはフリップフロップ３５ないし３８がシステムクロッ
ク信号５ＹＳＣＬＫに応答してアクティブになるように
する。フリップフロップ３５のＤ入力は論理「ＩＪであ
るから、フリップフロップ３５のＱ出力は論理「１」を
出力する。フリップフロップ３５の出力および読取り／
書込み信号ＲＷはＮＡＮＤゲート４１により組合わされ
かつ論理「１」がＮＡＮＤゲート４１からＮＯＲゲート
４３に出力されるであろう、ＮＯＲゲート４３の出力は
読取り信号ＲＤである。このＲＤ傷信号第３図の波形１
０２として示されている。これは状態Ｓ４の立ち上がり
エツジで発生する。その結果、プロセッサは第３図の波
形１００で示されるように第１のウェイト状ａＷ１に入
る。

フリップフロップ３５のＱ出力はフリ・ｙプフロップ３
８のＤ入力に送信される。フリツブフロラ１３８はアク
ノレッジ信号ＡＣＫを生成する。

第３図の波形１０３はウェイト状態Ｗ１の間に発生する
この信号を示している。Ｗｌの時間からサイクルＳ７の
終わりまで、データバス上のデータは安定でありかつマ
イクロプロセッサ１０により読まれることができる。こ
れは第３図の波形１０４で示されており、この波形１０
４はデータ信号ＤＯないしＤ１５を示している。サイク
ルの終わりで、即ち状９Ｓ７で、プロセッサは次に状態
ＳＯに戻る。

書込みサイクルは第３図の波形１０５ないし１０７によ
って示されている。アドレスストローブ信号Ａｓ、リセ
ット信号ＲＥＳＥＴ、ＵＤＳおよびＬＤＳ、そしてシス
テムクロック信号５ｙｓｃＬＫの動作は読取り動作に関
し上述したのと同じである。フリップフロップ３６の出
力はフリ・ｙブフロツプ３７の結果であるフリップフロ
ップ３５の出力に応答して得られる。フリップフロップ
３７の出力はフリップフロラ１３６への入力でありかつ
ＮＡＮＤゲート４２に送信されるフリップフロップ３６
の出力をイネーブルする。インバータ４０により反転さ
れた読取り／書込み信号ＲＷにより、ＮＡＮＤゲート４
２は第３図の波形１０６によって示されるようにＷＲ裸
線上論理「０」を生成する。この信号は書込まれるべき
特定の周辺装置に送信される。データバスＤＯないしＤ
１５が次に第３図の波形１０７で示されるようにこの書
込みプロセスの間安定になる。

［発明の効果］ 以上から明らかなように、マイクロプロセッサと多くの
周辺との間におけるデータ転送を達成するために最小数
のウェイト状態を導入する新規なプロセッサ用インクフ
エ〜スコントローラが示されたことが分かる。

本発明の好ましい実施例が図示され、かつその実施例が
詳細に説明されたが、当業者には本発明の精神からある
いは添付の請求の範囲から離れることなく種々の変形を
成すことができることは容易に明らかであろう。

【図面の簡単な説明】

第１図は、本発明の実施例を含むマイクロプロセッサシ
ステムを示すブロック図である。 第２図は、本発明の１実施例を示すブロック回路図であ
る。 第３図は、本発明の実施のための種々の制御信号を示す
タイミング図である。 １０：マイクロプロセッサ、 ２０：プロセッサ用インタフェース コントローラ、 １．２．・・・、Ｎ：周辺装置、 ３０．３２．４１，４２：ＮＡＮＤゲート、３３　３９
．４０：インバータ、 ３５．３６，３７，３８：Ｄ型フリップフロップ。 マイクロ プロセッサへ 周辺装置へ

Claims (1)

1. 【特許請求の範囲】 １、システムクロックおよび複数のバスを介して複数の
   周辺装置に結合されたプロセッサを含むプロセッサシス
   テムにおけるプロセッサ用インタフェースコントローラ
   であって、 読取り要求、データストローブおよび書込み要求信号を
   含む前記複数のバスの内の１つ、 前記プロセッサに結合されたイネーブル手段であって、
   該イネーブル手段は前記プロセッサの前記データストロ
   ーブ信号に応答して動作しイネーブル信号を生成するも
   の、 前記システムクロックにおよび前記イネーブル手段に接
   続されたラッチング手段であって、該ラッチング手段は
   前記システムクロックにおよび前記イネーブル信号に応
   答して動作し前記イネーブル信号に関して所定の時間イ
   ンターバルでアクノレッジ信号を生成するもの、 前記プロセッサに、前記ラッチング手段に、そして前記
   周辺装置に接続された読取り発生手段であって、該読取
   り発生手段は前記読取り要求信号に応答して動作し前記
   イネーブル信号に関して所定の時間インターバルで読取
   り信号を生成するもの、そして 前記プロセッサに、前記ラッチング手段に、そして前記
   周辺装置に接続された書込み発生手段であって、該書込
   み発生手段は前記書込み要求信号に応答して動作し前記
   イネーブル信号に関し所定の時間インターバルで書込み
   信号を発生するもの、を具備することを特徴とするプロ
   セッサ用インタフェースコントローラ。 ２、さらに、 第１および第２のデータストローブ信号を含む前記デー
   タストローブ信号、そして 前記プロセッサに接続され前記第１および第２のデータ
   ストローブ信号におよび前記読取り要求および書込み要
   求信号に応答して動作しストローブ出力信号を提供する
   もの、 を含む請求項１に記載のプロセッサ用インタフェースコ
   ントローラ。 ３、さらに、 前記１つのバスを介してリセット信号を提供するようさ
   らに動作する前記プロセッサ、 前記第１のゲート手段２および前記プロセッサに接続さ
   れた第２のゲート手段であって、該第２のゲート手段は
   前記リセット信号におよび前記ストローブ出力信号に応
   答して動作し前記イネーブル信号を生成するもの、そし
   て 前記第２のゲート手段に接続されかつ前記イネーブル信
   号の第１の値を提供するよう動作する第１の反転手段、 を含む請求項２に記載のプロセッサ用インタフェースコ
   ントローラ。 ４、前記ラッチング手段は、 前記システムクロックにおよび前記第１の反転手段に接
   続された第１のラッチング手段であって、該第１のラッ
   チング手段は前記イネーブル信号に応答して動作し第１
   の値の第１の出力信号を生成するもの、 第２のラッチング手段、 前記第１のラッチング手段に、前記第１の反転手段に、
   前記システムクロックにそして前記第２のラッチング手
   段に接続された第３のラッチング手段であって、該第３
   のラッチング手段は前記第１の出力信号に応答して動作
   し第２の値の第３の出力信号を生成するもの、 前記第１の反転手段におよび前記システムクロックに接
   続された前記第２のラッチング手段であって、該第２の
   ラッチング手段は前記第３の出力信号に応答して動作し
   第１の値の第２の出力信号を生成するもの、そして 前記第１のラッチング手段に、前記第１の反転手段にそ
   して前記システムクロックに接続された第４のラッチン
   グ手段であって、該第４のラッチング手段は前記第１の
   出力信号に応答して動作し前記アクノレッジ信号を生成
   するもの、 を含む請求項３に記載のプロセッサ用インタフェースコ
   ントローラ。 ５、さらに、前記システムクロックと前記第４のラッチ
   ング手段との間に接続された第２の反転手段を含む請求
   項４に記載のプロセッサ用インタフェースコントローラ
   。 ６、前記読取り発生手段は、前記プロセッサにおよび前
   記第１のラッチング手段に接続された第３のゲート手段
   を含み、該第３のゲート手段は前記読取り要求信号にお
   よび前記第１の出力信号に応答して動作し中間読取り信
   号を生成する請求項４に記載のプロセッサ用インタフェ
   ースコントローラ。 ７、前記読取り発生手段はさらに、 前記１つのバスを介してアドレスストローブ信号を提供
   するよう動作する前記プロセッサ、前記プロセッサにお
   よび前記第３のゲート手段に接続された第４のゲート手
   段であって、該第４のゲート手段は前記中間読取り信号
   におよび前記アドレスストローブ信号に応答して動作し
   前記読取り信号を生成するもの、 を含む請求項６に記載のプロセッサ用インタフェースコ
   ントローラ。 ８、前記書込み発生手段は前記プロセッサに接続されか
   つ前記書込み要求信号に応答して動作し中間書込み信号
   を生成する第３の反転手段を含む請求項７に記載のプロ
   セッサ用インタフェースコントローラ。 ９、前記書込み発生手段はさらに前記第３の反転手段に
   および前記第２のラッチング手段に接続された第５のゲ
   ート手段を含み、該第５のゲート手段は前記第２の出力
   信号におよび前記中間書込み信号に応答して動作し前記
   書込み信号を生成する請求項８に記載のプロセッサ用イ
   ンタフェースコントローラ。 １０、前記第１のゲート手段はＮＡＮＤゲート手段を含
   む請求項９に記載のプロセッサ用インタフェースコント
   ローラ。 １１、前記第２のゲート手段はＮＡＮＤゲート手段を含
   む請求項１０に記載のプロセッサ用インタフェースコン
   トローラ。 １２、前記ラッチング手段の各々はフリップフロップ手
   段を含む請求項１１に記載のプロセッサ用インタフェー
   スコントローラ。 １３、前記第３のゲート手段はＮＡＮＤゲート手段を含
   む請求項１２に記載のプロセッサ用インタフェースコン
   トローラ。 １４、前記第４のゲート手段はＮＯＲゲート手段を含む
   請求項１３に記載のプロセッサ用インタフェースコント
   ローラ。 １５、前記第５のゲート手段はＮＡＮＤゲート手段を含
   む請求項１６に記載のプロセッサ用インタフェースコン
   トーラ。 １６、前記プロセッサ用インタフェースコントローラは
   特定応用と集積回路手段を備えた請求項１に記載のプロ
   セッサ用インタフェースコントローラ。 １７、システムクロック、複数の周辺装置に結合された
   プロセッサを含むプロセッサシステムにおけるプロセッ
   サ用インタフェースコントローラであって、 読取り要求信号およびその代わりに書込み要求信号を提
   供するよう動作する前記プロセッサ、前記プロセッサに
   結合されかつ前記読取り要求信号に応答しておよびその
   代わりに前記書込み要求信号に応答して動作し前記読取
   り要求信号および前記書込み要求信号に関し所定の時間
   インターバルでイネーブル信号を発生する待機手段、前
   記待機手段に、前記プロセッサに、そして前記周辺装置
   に結合された読取り発生手段であって、該読取り発生手
   段は前記イネーブル信号に応答して動作し前記読取り要
   求信号に関し所定の時間インターバルで読取り信号を生
   成するもの、そして前記待機手段に、前記プロセッサに
   そして前記周辺装置に結合された書込み発生手段であっ
   て、該書込み発生手段は前記書込み要求信号にかつ前記
   イネーブル信号に応答して動作し前記書込み要求信号に
   関し所定の時間インターバルで書込み信号を生成するも
   の、 を具備することを特徴とするプロセッサ用インタフェー
   スコントローラ。 １８、複数のバスを介して内部周辺装置および外部周辺
   装置に接続されたプロセッサと共に使用するための内部
   周辺装置を含むプロセッサ用インタフェースコントロー
   ラの特定応用集積回路（ＡＳＩＣ）であって、前記プロ
   セッサは前記プロセッサ用インタフェースコントローラ
   のＡＳＩＣに接続され、前記プロセッサ用インタフェー
   スコントローラのＡＳＩＣは、 読取り要求、データストローブおよび書込み要求信号を
   含む複数のバスの１つ、 前記プロセッサに結合されたイネーブル手段であって、
   該イネーブル手段は前記プロセッサの前記データストロ
   ーブ信号に応答して動作しイネーブル信号を生成するも
   の、 前記システムクロックにおよび前記イネーブル手段に結
   合されたラッチング手段であって、該ラッチング手段は
   前記システムクロックにおよび前記イネーブル信号に応
   答して動作し前記イネーブル信号に関し所定の時間イン
   ターバルでアクノレッジ信号を生成するもの、 前記プロセッサに、前記ラッチング手段におよび前記周
   辺装置に結合された読取り発生手段であって、該読取り
   発生手段は前記読取り要求信号に応答して動作し前記イ
   ネーブル信号に関し所定の時間インターバルで読取り信
   号を生成するもの、そして 前記プロセッサに、前記ラッチング手段におよび前記周
   辺装置に結合された書込み発生手段であって、該書込み
   発生手段は前記書込み要求信号に応答して動作し前記イ
   ネーブル信号に関し所定の時間インターバルで書込み信
   号を生成するもの、を具備することを特徴とするプロセ
   ッサ用インタフェースコントローラの特定応用集積回路
   。