DE4008961A1 - Prozessorschnittstellenregler - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf die Schnittstelle eines Prozessors mit Peripheriegeräten und genauer auf einen Schaltkreis zum Entfernen der Radwerttaktung (marginal timing) zwischen einem Mikro­ prozessor und den mit ihm verbundenen Peripheriegeräten.

Es ist wünschenswert, daß Mikroprozessoren eine hohe Datenüber­ tragungsrate zwischen sich selbst und den mit ihnen verbundenen Peri­ pheriegeräten erreichen. Diese hohe Datenübertragungsrate erzeugt den höchsten Mikroprozessordurchsatz. Ein hoher Mikroprozessordurchsatz ermöglicht, mehr Funktionen pro Zeiteinheit durchzuführen.

Peripheriegeräte können Speicher, Diskettenlaufwerke, Bandlauf­ werke, interne oder externe Register umfassen. Diese Peripheriegeräte ha­ ben deutlich unterschiedliche Zugriffszeiten für Lesen und Schreiben unter der Mikroprozessorsteuerung. Typischerweise kann für diese ver­ schiedenen Peripheriegeräte eine verschiedene Peripheriegeräteschnitt­ stelle erforderlich sein. Mehrere, unterschiedliche Schnittstellenschalt­ kreise sind unwirtschaftlich. Dies würde beträchtlichen Raum und Lei­ stung einsparen.

Zusätzlich ist erforderlich, daß ein Prozessor mit einer Anzahl ver­ schiedener Peripheriegeräte eine Schnittstelle bildet. Diese Peripheriege­ räte haben unterschiedliche Datentransferraten und eine unterschiedliche Taktung. Eine Lösung für dieses Problem ist, für jedes Peripheriegerät einen eigenen Schnittstellenschaltkreis zu entwickeln, zu simulieren und zu testen. Dies erfordert physikalischen Raum für jeden dieser Schalt­ kreise und ist ebenfalls eine Verschwendung von Komponenten, Leistung und Entwicklungsaufwand.

Daher ist es eine Aufgabe der vorliegenden Erfindung, einen allge­ meinen Prozessorschnittstellenregler zur Verfügung zu stellen, der Rand­ werttaktung und unterschiedliche Taktung zwischen einem Prozessor und einer Anzahl von Peripheriegeräten beseitigt.

Zum Lösen der Aufgabe der vorliegenden Erfindung, wird ein neuer Prozessorschnittstellenregler gezeigt.

Ein Prozessorsystem umfaßt eine Systemuhr. Das Prozessorsystem umfaßt ebenfalls einen Prozessor, der mit einer Anzahl von Peripheriege­ räten über einen Prozessorschnittstellenregler verbunden ist. Der Prozes­ sor stellt eine Reihe von Steuersignalen zur Verfügung, wie etwa ein Lese-Anforderungssignal, ein Schreib-Anforderungssignal und ein Daten- Taktsignal.

Der Schnittstellenregler umfaßt einen Freigabeschaltkreis, der mit dem Prozessor verbunden ist. Der Freigabeschaltkreis arbeitet in Antwort auf das Daten-Taktsignal zur Herstellung eines Freigabesignals. Eine Ver­ riegelungsanordnung des Prozessorschnittstellenreglers ist mit der System­ uhr und dem Freigabeschaltkreis verbunden. Die Verriegelungsanord­ nung arbeitet in Antwort auf die Systemuhr und das Freigabesignal zu Erzeugen eines Quittiersignals zu einem vorgegebenen Zeitintervall bezüg­ lich des Freigabesignal.

Ein Lesegenerator ist mit dem Prozessor, der Verriegelungsanord­ nung und den Peripheriegeräten verbunden. Der Lesegenerator arbeitet in Antwort auf das Lese-Anforderungssignal des Prozessors an die Ver­ riegelungsanordnung und an die Peripheriegeräte und arbeitet, um ein Lesesignal zur Verwendung durch die Peripheriegeräte herzustellen. Das Lesesignal wird zu einem vorgegebenen Zeitintervall bezüglich des Frei­ gabesignals erzeugt.

Ein Schreibgenerator ist mit dem Prozessor, der Verriegelungsan­ ordnung und den Peripheriegeräten verbunden. Der Schreibgenerator ar­ beitet in Antwort auf das Schreib-Anforderungssignal, um ein Schreibsignal zu einem vorgegebenen Zeitintervall bezüglich des Freigabesignals herzustellen.

Fig. 1 ist ein Blockdiagramm eines Mikroprozessorsystems, das die vorliegende Erfindung umfaßt.

Fig. 2 ist ein schematisches Diagramm eines Ausführungsbeispieles der vorliegenden Erfindung.

Fig. 3 ist ein Taktdiagramm verschiedener Steuersignale zur Ver­ wirklichung der vorliegenden Erfindung.

Fig. 1 ist ein Blockdiagramm eines Mikroprozessorsystems. Ein Mi­ kroprozessor 10 ist mit einem Prozessorschnittstellenregler 20 über Adreß- und Datenbusse und ein Steuerbus mit einer Anzahl von Steuersignalen verbunden. Der Prozessorschnittstellenregler (PIC, processor interface controller) 20 verbindet die Adreß- und Datenbußleitungen mit jedem der Peripheriegeräte 1 bis N. Die Adreß- und Datenbusse werden direkt vom Mikroprozessor zu jedem der Peripheriegeräte 1 bis N durchgeführt. Si­ gnale die angeben, ob von einem Peripheriegerät gelesen oder ob darauf geschrieben wird, werden vom Mikroprozessor 10 zum PIC 20 übertragen. Der PIC 20 interpretiert die Signale und stellt die richtige Taktung zur Verfügung, so daß gültige Daten von dem speziellen Peripheriegerät dem Mikroprozessor 10 oder umgekehrt zur Verfügung gestellt werden.

Auswahlsignale (nicht gezeigt), die das spezielle Peripheriegerät an­ zeigen, auf das geschrieben oder von dem gelesen werden soll, werden direkt vom Mikroprozessor an jedes der Peripheriegeräte übertragen. Wenn das passende Auswahlsignal initialisiert ist, wird das durch dieses Aus­ wahlsignal bezeicchnete, spezielle Peripheriegerät antwortet.

Da verschiedene Peripheriegeräte verschiedene Antwort- und Ein­ richtzeiten haben, stellt der PIC 20 sicher, daß der Mikroprozessor gül­ tige Daten von jedem Peripheriegerät, das er auswählt, sieht, und umge­ kehrt. Da die verschiedenen Peripheriegeräte unterschiedliche Einricht- und Antwortzeiten haben, werden die stabilen Daten dem Mikroprozessor zu verschiedenen Zeiten übergeben oder von ihm übernommen. Der PIC 20 stellt eine gleichmäßige Taktung zwischen dem Mikroprozessor 10 und je­ den der Peripheriegeräte 1 bis N zur Verfügung, während er die Zyklus­ zeit einer Schreib- oder Leseoperation auf einem Minimum hält.

Der PIC 20 kann in einem integrierten Schaltkreis ausgeführt sein. Der PIC 20 kann in einem ASIC (Application Specific Integrated Circuit, anwendungsspezifischer integrierter Schaltkreis) zusammen mit einigen der internen Peripheriegeräten und anderen Schaltkreisen ausgeführt sein. Diese internen Peripheriegeräte können Speicher umfassen. Unter­ schiedliche Taktungsprobleme entstehen dadurch, daß Peripheriegeräte in dem gleichen ASIC-Schaltkreis angeordnet sind, und vor jenen Periphe­ riegeräten, die außerhalb des ASIC-Schaltkreises angeordnet sind, wie etwa Band- oder Diskettenlaufwerke. Alle Datentransfers zwischen dem Mi­ kroprozessor 10 und den Peripheriegeräten 1 bis N werden mit derselben Bustaktung durchgeführt. Als Ergebnis wird der erforderliche Schaltungs­ aufwand minimiert. Zusätzlich wird die Simulation solcher ASIC-Schalt­ kreise deutlich vereinfacht.

Unter Bezugnahme auf Fig. 2 wird ein schematisches Diagramm des PIC 20 von Fig. 1 gezeigt. Das Lese-/Schreibsignal RW verbindet den Mi­ kroprozessor 10 mit dem NAND-Gatter 30, dem NAND-Gatter 41 und dem Inverter 40. Der obere Datentakt (UDS) und der untere Datentakt (LDS) verbinden den Mikroprozessor 10 über entsprechende Puffer mit den Ein­ gängen des NAND-Gatters 30. Das Lese-/Schreibsignal und die oberen und unteren Datentaktsignale sind Teile des Steuerbusses, der den Mikroprozessor 10 mit dem PIC 20 verbindet. Das Lese-/Schreibsignal und die obe­ ren und unteren Datentaktsignale sind alle aktiv beim Übergang vom lo­ gisch hohen zum logisch niedrigen Zustand (d. h. von logisch 1 zu logisch 0).

Das RESET-Signal ist vom Mikroprozessor 10 mit einem Eingang des NAND-Gatters 32 verbunden. Das Systemtaktsignal SYSCLK ist ebenfalls vom Mikroprozessor 10 mit dem Löscheingang der D-Flip-Flops 35, 36, 37 und über den Inverter 39 mit dem Flip-Flop 38 verbunden.

Der Ausgang des NAND-Gatters 30 ist mit einem anderen Eingang des NAND-Gatters 32 verbunden. Der Ausgang des NAND-Gatters 32 ist mit dem Inverter 33 verbunden. Der Ausgang des Inverters 33 ist mit dem NMR invertierenden Eingang des D-Flip-Flops 35 über 38 verbunden. Der D-Eingang des Flip-Flops 35 ist mit einer Spannungsquelle auf logisch 1 (+V) verbunden. Der Q-Ausgang des Flip-Flops 35 ist mit dem Eingang des NAND-Gatters 41, dem D-Eingang des Flip-Flops 37 und dem D-Ein­ gang des Flip-Flops 38 verbunden. Der NQ-(nicht Q) Ausgang des Flip- Flops 37 ist mit dem D-Eingang des Flip-Flops 36 verbunden.

Der Q-Ausgang des Flip-Flops 36 ist mit dem Eingang des NAND- Gatters 42 verbunden. Der Q-Ausgang des Flip-Flops 38 ist das Quittier­ signal ACK. Das Quittiersignal ACK wird in Antwort auf eine Lese- oder Schreibanforderung an den Mikroprozessor zurückübertragen. Im Falle ei­ ner Leseanforderung gibt das Quittiersignal an, daß stabile Daten vom Pe­ ripheriegerät übermittelt wurden und vom Mikroprozessor gelesen werden können. Im Falle einer Schreibanforderung, gibt das Quittiersignal an, daß stabile Daten von dem speziellen Peripheriegerät empfangen wurden.

Der Ausgang des Inverters 40 ist mit einem Eingang des NAND-Gatters 42 verbunden. Der Ausgangs des NAND-Gatters 41 ist mit einem Ein­ gang des NOR-Gatters 43 verbunden. Das Adreßtaktsignal wird zum ande­ ren Eingang des NOR-Gatters 43 übertragen. Das Adreßtaktsignal AS gibt an, daß eine bestimmte Adreße auf dem Adreßbus (nicht gezeigt) stabil ist. Der Adreßtakt AS wird durch den Mikroprozessor erzeugt und ist eines der Steuersignale des Steuerbusses.

Der Ausgang des NAND-Gatters 42 ist das Schreibsignal. Dieses Si­ gnal wird zu jedem der Peripheriegeräte übertragen. Ein bestimmtes Peripheriegerät wird ausgewählt. Das ausgewählte Peripheriegerät anwortet auf dieses Schreibsignal durch Übertragen von Daten vom Datenbus (nicht gezeigt) und durch Schreiben dieser in das bestimmte Peripherie­ gerät:

Der Ausgang des NOR-Gatters 43 ist das Lesesignal RD. Das Lese­ signal wird zu den Peripheriegeräten 1-N übertragen und gibt an, daß das ausgewählte Peripheriegerät seine Daten auf den Datenbus bringt und daß diese Daten in den Mikroprozessor eingelesen werden. Wie man sehen kann, bedient ein einzelner Schaltkreis eine Anzahl von Peripheriegeräten und bewirkt dadurch eine große Ersparnis.

Unter Bezugnahme auf die zusammengenommenen Fig. 2 und 3 wird die Beschreibung des Prozessorschnittstellenreglers erklärt. Das System­ taktsignal SYSCLK ist in der Wellenform 100 oben in Fig. 3 darge­ stellt.

Es ist gezeigt, daß der Takt durch die Zustände S 0 bis S 4 bis zu den Wartezuständen W 1 und W 2 und den Zuständen S 5 bis S 7 geht. Der Systemtakt wird von dem im Mikroprozessor 10 enthaltenen Taktschalt­ kreis, der nicht gezeigt ist, erzeugt. An der fallenden Flanke des Zu­ standes S 2 werden ein Adreßtaktsignal, obere Datentaktsignale UDS und untere Taktsignale LDS durch den Übergang vom logischen Zustand 1 zum logischen Zustand 0, wie durch die Wellenform 101 in Fig. 3 gezeigt, er­ zeugt. Die RW-Signal-Wellenform 108 bestimmt das Lesesignal RD und das Schreibsignal WR. Während des Zustands S 4 wird entweder das Lesesignal RD oder das Schreibsignal WR erzeugt. Diese Signale zeigen jeweils Lese- und Schreibfunktionen durch den Mikroprozessor 10 an. Zunächst wird die Lesefunktion erklärt.

Wenn die (durch den Mikroprozessor) erzeugten UDS- und LDS-Si­ gnale auf logische 1 sind, sind die Flip-Flops gesperrt, Eingangssignale durch das Getaktetwerden anzunehmen, können daher ihren Zustand nicht wechseln. Wenn das RESET-Signal einen Übergang von logisch 1 nach 0 durchführt, werden die Flip-Flops 35 bis 38 gelöscht und gesperrt. Wenn die UDS- und LDS-Signale an das NAND-Gatter 30 angelegt werden und das Lese-/Schreibsignal vom Mikroprozessor an das NAND-Gatter 30 ange­ legt wird, wird eine logische 1 in die Flip-Flops 35 bis 38 über den NMR- Eingang eingegeben. Dies führt dazu, daß die Flip-Flops 35 bis 38 aktiv in Antwort auf das Systemtaktsignal SYSCLK werden. Da sich der D-Ein­ gang des Flip-Flops 35 auf logisch 1 befindet, gibt der Q-Ausgang des Flip-Flops 35 eine logische 1 an. Der Ausgang des Flip-Flops 35 und das Lese-/Schreibsignal RW werden durch das NAND-Gatter 41 an das NOR- Gatter 43 ausgegeben. Der Ausgang des NOR-Gatters 43 ist das Lesesignal RD. Das RD-Signal ist als Wellenform 102 in Fig. 3 gezeigt. Dies geschieht an der ansteigenden Flanke des Zustandes S 4. Als Ergebnis tritt der Pro­ zessor in einen ersten Wartezustand W 1 ein, wie in der Wellenform 100 in Fig. 3 gezeigt.

Der Q-Ausgang des Flip-Flops 35 wird zum D-Eingang des Flip- Flops 38 übertragen. Das Flip-Flop 38 erzeugt das Quittiersignal ACK. Die Wellenform 103 in Fig. 3 zeigt dieses Signal, wie es während des Wartezu­ stands W 1 auftritt. Von dem Zeitpunkt von W 1 bis zum Ende des Zyklus S 7 sind die Daten auf dem Datenbus stabil und können vom Mikroprozessor 10 gelesen werden. Das ist in der Wellenform 104 von Fig. 3 darge­ stellt, die die Datensignale D 0 bis D 15 zeigt. Am Ende des Zyklus, Zustand S 7, kehrt der Prozessor zum Zustand S 0 zurück.

Der Schreibzyklus wird von den Wellenformen 105-107 von Fig. 3 gezeigt. Die Wirkung des Adreßtaktsignals AS, des Rücksetzsignals RE­ SET, der Signale UDS und LDS und des Systemtaktsignals SYSCLK sind wie oben für die Leseoperation beschrieben.

Der Ausgang des Flip-Flops 36 wird in Antwort auf den Ausgang des Flip-Flops 35 erhalten, der ein Ergebnis der Flip-Flops 37 ist. Der Ausgang des Flip-Flops 37 ist der Eingang für Flip-Flops 36 und gibt den Ausgang des Flip-Flops 35 frei, der zum NAND-Gatter 42 übertragen wird. Mit dem durch den Inverter 40 invertierten Lese-/Schreibsignal RW erzeugt das NAND-Gatter 42 eine logische 0 auf der WR -Leitung wie durch die Wellenform 106 in Fig. 3 gezeigt. Dieses Signal wird an das bestimmte Peripheriegerät übertragen, in welches geschrieben werden soll. Der Da­ tenbus D 0 bis D 15 ist dann für diesen Schreibprozeß stabil, wie durch die Wellenform 107 in Fig. 3 gezeigt.

Man kann sehen, daß ein neuartiger Prozessorschnittstellenregler gezeigt ist, der eine minimale Anzahl von Wartezuständen erzeugt, um den Datenübertrag zwischen einem Mikroprozessor und einer Zahl von Peripheriegeräten durchzuführen.

Wenn auch das bevorzugte Ausführungsbeispiel der Erfindung illu­ striert und im Detail beschrieben wurde, ist für den Fachmann offen­ sichtlich, daß darin verschiedene Modifikationen ausgeführt werden können, ohne vom Geist der Erfindung oder dem Schutzbereich der nachfolgenden Patentansprüche abzuweichen.

Claims (18)

1. Prozessorschnittstellenregler (20) in einem Prozessorsystem mit einer Systemuhr, einem Prozessor (10), der mit einer Mehrzahl von Peripheriegeräten (1-N) über eine Mehrzahl von Bussen verbunden ist, da­ durch gekennzeichnet, daß einer der Mehrzahl von Bussen ein Leseanforderungs-, ein Daten­ takt- und ein Schreibanforderungssignal umfaßt;
eine Freigabevorrichtung (30, 32, 33) mit dem Prozessor (10) ver­ bunden ist, wobei die Freigabevorrichtung in Antwort auf das Datentakt­ signal des Prozessors zur Erzeugung eines Freigabesignals arbeitet;
eine Verriegelungsvorrichtung (35-38) mit der Systemuhr und der Freigabevorrichtung verbunden ist, wobei die Verriegelungsvorrichtung in Antwort auf die Systemuhr und auf die Freigabevorrichtung zur Erzeu­ gung eines Quittiersignals zu einem vorgegebenen Zeitintervall bezüglich des Freigabesignals arbeitet;
eine Lesegeneratorvorrichtung (41, 43) mit dem Prozessor, der Ver­ riegelungsvorrichtung und den Peripherigeräten verbunden ist, wobei die Lesegeneratorvorrichtung in Antwort auf das Leseanforderungssignal zur Erzeugung eines Lesesignals zu einem vorgegebenen Zeitintervall be­ züglich des Freigabesignals arbeitet; und daß
eine Scheibengeneratorvorrichtung (40, 42) mit dem Prozessor, der Verriegelungsvorrichtung und den Peripheriegeräten verbunden ist, wobei die Schreibgeneratorvorrichtung in Antwort auf das Schreibanforderungs­ signal zur Erzeugung eines Schreibsignals zu einem vorgegebenen Zeitin­ tervall bezüglich des Freigabesignals arbeitet.

2. Prozessorschnittstellenregler nach Anspruch 1, der weiterhin umfaßt:
ein Datentaktsignal, das erste und zweite Datentaktsignale umfaßt; und
eine erste Gattervorrichtung (30), die mit dem Prozessor verbunden ist, die in Antwort auf die erste und zweite Datentaktleitung und auf das Leseanforderungs- und das Schreibanforderungssignal zur Erzeugung ei­ nes Ausgangstaktsignals arbeitet.

3. Prozessorschnittstellenregler nach Anspruch 2, der weiterhin umfaßt:
daß der Prozessor weiterhin zur Erzeugung eines Rücksetzsignal über den einen Bus arbeitet;
eine zweite Gattervorrichtung, die mit der ersten Gattervorrichtung und dem Prozessor verbunden ist, wobei die zweite Gattervorrichtung in Antwort auf das Rücksetzsignal und das Ausgangstaktsignal zur Erzeu­ gung des Freigabesignals arbeitet; und
eine erste Invertervorrichtung (33), die mit der zweiten Gattervor­ richtung verbunden ist und zur Erzeugung eines ersten Wertes des Frei­ gabesignals arbeitet.

4. Prozessorschnittstellenregler nach Anspruch 3, wobei die Verrie­ gelungsvorrichtung umfaßt:
eine erste Verriegelungsvorrichtung (35), die mit der Systemuhr und der ersten Invertervorrichtung verbunden ist, wobei die erste Ver­ riegelungsvorrichtung in Antwort auf das Freigabesignal zur Erzeugung eines ersten Ausgangssignals eines ersten Wertes arbeitet;
eine zweite Verriegelungsvorrichtung (36);
eine dritte Verriegelungsvorrichtung (37), die mit der ersten Ver­ riegelungsvorrichtung, der ersten Invertervorrichtung, der Systemuhr und der zweiten Verriegelungsvorrichtung verbunden ist, wobei die dritte Verriegelungsvorrichtung in Antwort auf das erste Ausgangssignal zur Erzeugung eines dritten Ausgangssignals eines zweiten Wertes arbeitet;
wobei die zweite Verriegelungsvorrichtung mit der ersten Verriege­ lungsvorrichtung und der Systemuhr verbunden ist, wobei die zweite Verriegelungsvorrichtung in Antwort auf das dritte Ausgangssignal zur Erzeugung eines zweiten Ausgangssignals eines ersten Wertes arbeitet; und
eine vierte Verriegelungsvorrichtung (38), mit der ersten Ver­ riegelungsvorrichtung, der Invertervorrichtung und der Systemuhr ver­ bunden ist, wobei die vierte Verriegelungsvorrichtung in Antwort auf das erste Ausgangssignal zur Erzeugung des Quittiersignals arbeitet.

5. Prozessorschnittstellenregler nach Anspruch 4, der weiterhin eine zweite Invertervorrichtung (39) umfaßt, die zwischen der Systemuhr und der vierten Verriegelungsvorrichtung angeschlossen ist.

6. Prozessorschnittstellenregler nach Anspruch 4, wobei die Lesege­ neratorvorrichtung eine dritte Gattervorrichtung (41) umfaßt, die mit dem Prozessor und der ersten Verriegelungsvorrichtung verbunden ist, wobei die dritte Gattervorrichtung in Antwort auf das Leseanforderungssignal und auf das erste Ausgangssignal zur Erzeugung eines intermediären Le­ sesignals arbeitet.

7. Prozessorschnittstellenregler nach Anspruch 6, wobei die Lesege­ neratorvorrichtung weiterhin umfaßt:
daß der Prozessor zur Erzeugung eines Adreßtaktsignals über den einen Bus arbeitet;
eine vierte Gattervorrichtung (43), mit dem Prozessor und der dritten Gattervorrichtung verbunden ist, wobei die vierte Gattervorrich­ tung in Antwort auf das intermediäre Lesesignal und das Adreßtaktsignal zur Erzeugung des Lesesignals arbeitet.

8. Prozessorschnittstellenregler nach Anspruch 7, wobei die Schreibgeneratorvorrichtung eine dritte Invertervorrichtung (40) umfaßt, die mit dem Prozessor verbunden ist und in Antwort auf das Schreiban­ forderungssignal zur Erzeugung eines intermediären Schreibsignals arbei­ tet.

9. Prozessorschnittstellenregler nach Anspruch 8, wobei die Schreibgeneratorvorrichtung eine fünfte Invertervorrichtung (42) um­ faßt, die mit der dritten Invertervorrichtung und der zweiten Verriege­ lungsvorrichtung verbunden ist, wobei die fünfte Invertervorrichtung in Antwort auf das zweite Ausgangssignal und das intermediäre Schreibsignal zur Erzeugung des Schreibsignals arbeitet.

10. Prozessorschnittstellenregler nach Anspruch 9, wobei die erste Gattervorrichtung eine NAND-Gattervorrichtung umfaßt.

11. Prozessorschnittstellenregler nach Anspruch 10, wobei die zweite Gattervorrichtung eine NAND-Gattervorrichtung umfaßt.

12. Prozessorschnittstellenregler nach Anspruch 11, wobei jede der Festhaltevorrichtungen eine Flip-Flop-Vorrichtung umfaßt.

13. Prozessorschnittstellenregler nach Anspruch 12, wobei die dritte Gattervorrichtung eine NAND-Gattervorrichtung umfaßt.

14. Prozessorschnittstellenregler nach Anspruch 13, wobei die vierte Gattervorrichtung eine NOR-Gattervorrichtung umfaßt.

15. Prozessorschnittstellenregler nach Anspruch 14, wobei die fünfte Gattervorrichtung eine NAND-Gattervorrichtung umfaßt.

16. Prozessorschnittstellenregler nach Anspruch 1, wobei der Pro­ zessorschnittstellenregler eine anwenderspezifische integrierte Schal­ tungsvorrichtung umfaßt.

17. Prozessorschnittstellenregler (20) in einem Prozessorsystem mit einer Systemuhr, einem Prozessor (10), der mit einer Mehrzahl von Peri­ pheriegeräten (1-N) über eine Mehrzahl von Bussen verbunden ist, da­ durch gekennzeichnet, daß
der Prozessor zur Erzeugung eines Leseanforderungssignals oder alternativ eines Schreibanforderungssignals arbeitet;
eine Wartevorrichtung (30, 32, 35-38) mit dem Prozessor verbunden ist und in Antwort auf das Leseanforderungssignal oder alternativ auf das Schreibanforderungssignal zur Erzeugung eines Freigabesignals zu einem vorgegebenen Zeitintervall bezüglich des Leseanforderungs- und des Schreibanforderungssignals betrieben wird;
eine Lesegeneratorvorrichtung (42, 43) mit der Wartevorrichtung, dem Prozessor und den Peripheriegeräten verbunden ist, wobei die Lese­ generatorvorrichtung in Antwort auf das Freigabesignal zur Erzeugung eines Lesesignals zu einem vorgegebenen Zeitintervall bezüglich des Le­ seanforderungssignals arbeitet; und daß
eine Schreibgeneratorvorrichtung (40, 42) mit der Wartevor­ richtung, dem Prozessor und den Peripheriegeräten verbunden ist, wobei die Schreibgeneratorvorrichtung in Antwort auf das Schreibanforderungs­ signal zur Erzeugung eines Schreibsignals zu einem vorgegebenen Zeitin­ tervall bezüglich des Schreibanforderungssignals arbeitet.

18. Prozessorschnittstellenregler (20) - anwenderspezifische-inte­ grierte-Schaltung (ASIC) mit internen Peripheriegeräten zur Verwendung mit einem Prozessor (10), der mit den internen Peripheriegeräten (1-N) und mit externen Peripheriegeräten (1-N) über eine Mehrzahl von Bussen verbunden ist, wobei der mit der Prozessor mit der Prozessorschnittstel­ lenregler-ASIC verbunden ist und die Prozessorschnittstellenregler-ASIC dadurch gekennzeichnet ist, daß
eine der Mehrzahl von Bussen ein Leseanforderungs-, ein Datentakt- und ein Schreibanforderungssignal umfaßt;
eine Freigabevorrichtung (30, 32, 33) mit dem Prozessor (10) ver­ bunden ist, wobei die Freigabevorrichtung in Antwort auf das Datentakt­ signal des Prozessors zur Erzeugung eines Freigabesignals arbeitet;
eine Verriegelungsvorrichtung (35-38) mit der Systemuhr und der Freigabevorrichtung verbunden ist, wobei die Verriegelungsvorrichtung in Antwort auf die Systemuhr und auf die Freigabevorrichtung zur Erzeu­ gung eines Quittiersignals zu einem vorgegebenen Zeitintervall bezüglich des Freigabesignals arbeitet;
eine Lesegeneratorvorrichtung (42, 43) mit dem Prozessor, der Ver­ riegelungsvorrichtung und den Peripheriegeräten verbunden ist, wobei die Lesegeneratorvorrichtung in Antwort auf das Leseanforderungssignal zur Erzeugung eines Lesesignals zu einem vorgegebenen Zeitintervall be­ züglich des Freigabesignals arbeitet; und daß
eine Schreibgeneratorvorrichtung (40, 42) mit dem Prozessor, der Verriegelungsvorrichtung und den Peripheriegeräten verbunden ist, wobei die Schreibgeneratorvorrichtung in Antwort auf das Schreibanforderungs­ signal zur Erzeugung eines Schreibsignals zu einem vorgegebenen Zeitin­ tervall bezüglich des Freigabesignals arbeitet.