DE3016299C2 - Verfahren und Schaltungsanordnung zur Steuerung von Bildschirm-Datenanzeigegeräten - Google Patents

Description

c)

Zeitperiode auf das Ausgangssignal des zweiten Flankendetektors (25) an und sperrt die zweite Bildschirmsteuereinheit (33), falls das zweite Synchronisiersignal (B) gegenüber dem ersten Synchronisiersignal (A) voreilt; und aktiviert die zweite Bildschirmsteuereinheit (33), wenn beide Synchronisiersignale in Phase sind.
3. Schaltungsanordnung nach Anspruch 2, gekennzeichnet durch folgende Merkmaie:
a) Ein erstes Paar auf das Taktsignal (Klemme 32) ansprechender UND-Gatter (20,31);
eine erste Bildschirmsteuereinheit (21) mit darin gespeicherten Datenzeichenbytes empfängt ein Taktsignal vom ersten UND-Gatter (20) des ersten UND-Gatter-Paares und liefert im Rhythmus der Taktfrequenz ein erstes Synchronisiersignal (A);

eine zweite Bildschirmsteuereinheit (33) mit darin gespeicherten Anzeigezusatzbytes empfängt ein Taktsignal vom zweiten UND-Gatter (31) des ersten UND-Gatter-Paares und liefert im Rhythmus der Taktfrequenz ein zum ersten Synchronisiersignal (A) asynchrones zweites Synchronisiersignal (B);
einen Inverter (28) für das Taktsignal;
ein erstes D-Flip-Flop (22) erhält das erste Synchronisiersignal (A) sowie das invertierte Taktsignal;

e^;n zweites D-Flip-Flop (25) erhält das zweite Synchronisiersigna! (B) sowie das invertierte Taktsignal;

ein erstes NAND-Gatter (29) spricht auf das zweite Synchronisiersignal (B) und ein zweites NAND-Gatter (24) spricht auf das erste Synchronisiersignal (A) an;

ein zweites Paar (23,30) von UND-Gattern, von denen das erste (23) auf das negative Ausgangssignal (Q) des ersten D-Flip-Flops (22), das erste Synchronisiersignal (A) sowie das Ausgangssignal des ersten NAND-Gatters (29) anspricht, während das zweite UND-Gatter (30) des zweiten Paares (23,30) auf das negative Ausgangssignal (Q) des zweiten D-Flip-Flops (25), das zweite Synchronisiersignal (B) sowie das Ausgangssignal des zweiten NAND-Gatters (24) anspricht;

ein mit seinem /-Eingang an das erste UND-Gatter (23) des zweiten Paares (23, 30) angeschlossenes erstes /K-Flip-Flop (26), dessen K-Eingang am Ausgang des ersten NAND-Gatters (29) liegt und welches vom Ausgangssignal des Inverters (28) gesteuert ein Aktivierungssignal für das erste UND-Gatter (20) des ersten UND-Gatter-Paares (20,31) liefert;
ein mit seinem /-Eingang an das zweite UND-Gatter (30) des zweiten UND-Gatter-Paares (23, 30) angeschlossenes zweites //(-Flip-Flop (27), dessen /C-Eingang am Ausgang des zweiten NAND-Gatters (24) liegt und welches durch das Ausgangssignal des Inverters (28) gesteuert, ein Aktivierungssignal für das zweite UND-Gatter (31) des ersten UND-Gatter-Paares (20, 31) liefert.

g)

h)

Die Erfindung befaßt sich mit der Steuerung von Bildschirmgeräten zur Datenwiedergabe und insbesondere

mit der Wiedergabe sogenannter Anzeigezusätze, wie Unterstreichungen, Ausblenden oder Blinkanzeige von Zeichen, eine invertierte Kontrastwiedergabe, Auswahl abwechselnder Zeichen und verringerter Zeichenintensität In Bildschirmgeräten hat man bereits programmierbare Bildschirmsteuereinheiten in Form von integrierten Halbleiterchips verwendet welch,e von sich aus in vorgegebenen Zeitabständen Datenanforderungssignale abgeben. In Beantwortung dieser Signale werden Datenzeichenbytes und Anzeigezusatzbytes in die Bild Schirmsteuereinheit eingespeichert und anschließend mittels einer Steuereinrichtung im Rhythmus eines Taktsignals auf dem Bildschirm wiedergegeben. Die Bildschirmsteuereinheiten sind üblicherweise für Bildröhren mit 25 Zeilen ausgelegt. Mit der verstärkten Anwendung von Bildschirmanzeigeeinrichtungen im täglichen Betrieb von Unternehmen ist man an einer größeren Flexibilität hinsichtlich der Anzahl von Anzeigezusätzen interessiert. Bisher ist die Anzahl der Anzeigezusätze durch die Speicherkapazität der Bildschirmsteuerchips begrenzt. Der Erfindung liegt folglich die Aufgabe zugrunde, mit herkömmlichen Bildschirmsteuereinheiten die Anzahl der verfügbaren Anzeigenzusätze zu erhöhen, ohne hierdurch die Datenzeichenübertragungsgeschwindigkeit zu beeinträchtigen. Dies soll außerdem mit möglichst geringem zusätzlichem Schaltungsaufwand erreicht werden.

Diese Aufgabe wird gelöst durch das im Anspruch 1 gekennzeichnete Verfahren. Es verwendet zwei Bildschirmsteuereinheiten herkömmlichen Aufbaus im Dualbetrieb und sorgt für eine Synchronisierung diese." beiden an sich asynchron arbeitenden Bildschirmsteuereinheiten. Man erreicht eine drastische Erhöhung der Anzahl der Anzeigezusätze für jede Bildzeile. Vorteilhafte Schaltungsanordnungen zur Durchführung des Verfahrens sind in den Unteransprüchen gekennzeichnet

Die Videozeichendaten werden in die eine Bildschirmsteuereinheit und die Anzeigezusatzdaten in die zweite Bildschirmsteuereinheit geladen. Durch Flankendetektoren werden die Videosynchronisiersignale der beiden Bildschirmsteuereinheiten abgetastet Beide Synchronisiersignale treten mit der gleichen Taktfrequenz auf. Sind sie nicht in der Phase, so wird das erste Synchronisierungssignal während der ersten Hälfte einer Zeitperiode des Taktsignals festgestellt. Eine halbe Zeitperiode nach dem Obergang des ersten Synchronisiersignals auf»l« entsteht ein Aktivierungsimpuls, der während der zweiten Hälfte der Zeitperiode den Takteingang zur ersten Bildschirmsteuereinheit abschaltet. Damit wird der logische Schaltpegel des zuerst erscheinenden Synchronisiersignals solange eingefroren, bis das zweite Synchronisiersignal mit dem ersten in Phasenübereinstimmung gelangt. Anschließend werden beide Bildschirmsteuereinheiten freigegeben und laufen ohne Fremdsynchronisierung und liefern sowohl Videozeichendaten als auch Anzeigezusatzbytes innerhalb der gleichen Zeitperiode des Taktsignals an die Bildschirmsteuerung.

Zur Erläuterung der Erfindung wird nachfolgend ein in der Zeichnung wiedergegebenes Ausführungsbeispiel beschrieben, welches in

F i g. 1 ein Blockschaltbild einer Bildschirmanzeigevorrichtung mit der Steuerschaltung gemäß der Erfindung und in

F i g. 2 das Schaltbild der Steuerschaltung wiedergibt.

In Fig. 1 enthält das Bildschirmgerät eine Zeitgeberund Steuereinrichtung 10, tfin Rechenwerk CPU 11, einen Speicher 12 sowie eine Bildschirmsteuerung 13. Diese Geräteteile stehen über eine Zweirichtungs-Datenschiene 14, eine Adreßschiene 15 sowie eine Steuerschiene 16 untereinander in Verbindung. Die Steuereinrichtung gemäß der Erfindung befindet sich im Bildschirmsteuergerät 13. Das Zeitgeber- und Steuergerät

10 erzeugt Taktimpulse für die Datenschiene 14, die Adreßschiene 15 sowie die Steuerschiene 16. Die Zeitgabe ist jeweils in eine Adressierphase und eine Datenphase unterteilt, welche gegeneinander versetzt sind. Die Systemschienenzeitgabe ist ferner unterteilt in abwechselnde Rechenwerkzyklen und Direktspeicherzugriffzyklen. Diese Direktspeicherzugriffzyklen DMA werden von penpheren Geräten zum Intormationsaustausch mit dem Speicher 12 benutzt Das Rechenwerk

11 arbeitet während der Rechenwerkzyklen, während die Bildschirmsteuerung 13 während der Direktspeicherzugriffzyklen aktiv ist.

Der Speicher 12 besteht aus einem RAM-Speicher mit wahlfreiem Zugriff sowie einem Festwertspeicher ROM. In letzterem sind mikroprogrammierte Subroutinen gespeichert, weiche den Gesamtbetrieb steuern. Teile des RAM-Speichers sind als Register, Pufferspeicher und Wortbereiche für die Benutzung während des Betriebes freigehalten. Der Speicher 12 arbeitet sowohl während der Rechenwerk- als auch während der Speicherzugriff szyklen. Sobald er während eines Speicherlesezyklus über die Adreßschiene 15 eine Speicheradresse vom Rechenwerk 11 erhält, gibt der Speicher 12 ein Datenwort auf die Datenschiene 14. Während eines Speicherschreibzyklus wird über die Datenschiene ein Datenwort vom Rechenwerk 12 empfangen und über die Adreßschiene 15 in denjenigen Speicherplatz eingeschrieben, der vom Rechenwerk 11 adressiert wurde.

Das Rechenwerk 11 ist während oar Rechenwerkzyklen sowohl mit der Datenschiene als auch mit der Adreßschiene 15 verbunden. Im Betrieb kann das Rechenwerk

11 sowohl in den RAM-Speicher einschreiben als auch aus diesem ausspeichern, um die erforderliche Datenfortschaltung zu gewährleisten. Das Rechenwerk 11 steuert ferner den gesamten Betrieb mittels Zugriff zu einer mikroprogrammierten Subroutine im Festwertspeicher des Speichers 12.

Die Bildschirmsteuerung 13 arbeitet während der DMA-Zyklen, wenn die Speichersteuerung Speicheradreßsignale über die Adreßschiene 15 an den Speicher

12 liefert. Steuerinformationen und Datenzeichen werden hierdurch für jede Informationszeile adressiert, die vom Speicher 12 über die Datenschiene 14 zur Steuerung 13 geliefert werden. Im folgenden werden die von der Zeitgabe- und Steuereinheit 10 erzeugten und empfangenen Steuersignale auf der Steuerschiene 16 kurz beschrieben:

CPUADR-OO Adreßsteuerung

Dieses Signal bestimmt die Zeitgabe für die Direktspeicherzugriff- und Rechenwerkzyklen der Adreßschiene 15. Ist das Signal »0«, so werden die Rechenwerkadreßleilungen auf die Adreßschiene 15 geschaltet. Ist das Signal »1«, so werden die DMA-Adreßleitungen mit der Adreßschiene 15 verbunden.

CPUDAT—00 Rechenwerk-Datensteuerung

Dieses Signal bestimmt die Zeitgabe für die DMA- und Rechenwerkschienenzyklen. Ist das Signal »0«, so steuert das Rechenwerk die Richtung und den Zweck der Datenschiene 14. 1st das Signal »1«, so

steuern die Direktspeicherzugriffgeräte die Datenschiene 14.

BUSRWC+00 Sammelschienenschreib/Lesesteue-

Dieses Signal bestimmt die Art der Datenübertragung auf der Datenschiene 14. Es ist vorhanden während derjenigen Zeit des Sammelschienenzyklus, in der das Signa! CPUADR ansteht. 1st das Signal während eines Rechenwerkzyklus auf »1«, so werden Daten aus einem Gerät, beispielsweise einem Speicher 12, über die Datenschiene 14 in das Rechenwerk Il übertragen. Hat dieses Signal den Wert »0«, so werden Daten aus dem Rechenwerk über die Datenschiene 14 in den Speicher 12 gegeben. Ist das Signal hingegen während eines DMA-Zyklus gleich »1«, so werden Daten aus dem Speicher 12 über die Datenschiene 14 in die Bildschirmsteuerung 13 gegeben. Ist das Signal während des DMA-Zyklus »0«, so sendet die Bildschirmsteuerung 13 Daten über die Datenschiene 14 zum Speicher 12.

MEMSTR-OO Speicherabtastung

Dieses Signal liefert während der Rechenwerk- und DMA-Sammelschienenzyklen den internen Zeittakt für den Speicher 12.

DEVSTR—00 Gerätestart

Dieses Signal wird von der Bildschirmsteuerung 13 als Taktimpuls benutzt.

BUSOl 0—00 Sammelschienenabtastung 1

Dieses Signal wird von der Bildschirmsteuerung 13 als Taktimpuls benutzt.

BUS030 + Sammeiscnienenabtastung 3

Ist dieses Signal während der Rechenwerk- und DMA-Sammelschienenzyklen auf »1«, so wird während einer Leseoperation der Ausgang des Speichers 12 aktiviert Das Signal liefert ferner Zeitgeberimpulse an die Bildschirmsteuerung 13.

BUS030— Sammelschienenabtastung 3

Ist während eines DMA-Zyklus dieses Signal »0«, so wird die Bildschirmsteuerung 13 aktiviert

DMAREQ Direktspeicherzugriffsanforderung

Das Anforderungssignal DMAREQ+ 01 ist der Bildschirmsteuerung 13 zugeordnet Im gezeigten Ausführungsbeispiel sind vier Zeitsprünge im DMA-Zyklus vorhanden: DMAl, DMA2, DMA3 und DMA4. Ein Untersystem fordert einen zugeordneten DMA-Zyklus an, indem er das Signal DMAREQ auf »0« setzt.

DMAKXO— Direktspeicherzugriffsbestätigung
Die vier Bestätigungssignale DMAKlO-, DMAK20-, DMAK30- und DMAK40 bestimmen, sobald sie auf »0« gehen, entsprechende Zeitsprünge auf der Steuerschiene 16.

BRESET—00 Sammelschienenrückstellung

Dieses Signal wird vom Rechenwerk 12 zum Löschen der Register und Rückstellen der Flip-Flops im gesamten Bildschirmgerät benutzt Diese Rückstellung erfolgt beim Signalübergang auf »0«.

BUSREF + 00 Sammelschienenregenerationsleitung

Geht dieses Signal auf »1«, so erfolgt ein Speicherregenerationszyklus. Im gezeigten Ausführungsbeispiel ist dieses Signal während DMAl -Zyklen alle 16 μ5 aktiv.

F i g. 2 zeigt das Schaltbild der in der Bildschirmsteuerung 13 enthaltenen Schaltungsanordnung zum Steuern der beiden Bildschirmsteuereinhcifea, Dsa Wiedergabe eines kleinen Kreises an einem Eingang eines Schaltbausteins bedeutet, daß dieser Eingang durch ein Signal »0« aktiviert wird. Ein kleiner Kreis an einem Ausgang zeigt an, daß bei Erfüllung der logischen Bedingungen dieses Schaltbausteins das Ausgangssignal den Wert »ö« hat.

in F i g. 2 gelangt das Ausgangssignal des UND-Gatters 20 zum Takteingang CK einer ersten Bildschirmsteuereinheit 21, deren Dateneingang DIN an die Datenschiene 14 angeschlossen ist. Der Ausgang BO der Bildschirmsteuereinheit 21 ist mit dem D-Eingang eines D-Flip-Flops 22 und ferner mit einem Eingang eines UND-Gatters 23 sowie den beiden Eingängen eines NAND-Gatters 24 verbunden. Der Ausgang Qdes Flip-Flops 22 liegt am zweiten Eingang des UND-Gatters 23. Der Takteingang CK des Flip-Flops 22 steht mit dem Takteingang eines zweiten D-Flip-Flops 25 in Verbindung sowie mit den Takteingängen CK je eines JK-Flip-Flops 26 und eines JK-Flip-Flops 27 und wird vom Aus-

gang eines als Inverter wirksamen NAND-Gatters 28 gespeist.

Der Eingang /des Flip-Flops 26 liegt am Ausgang des UND-Gatters 23, während sein Eingang K zugleich mit dem dritten Eingang des UND-Gatters 23 an den Aus-.sang des NAND-Gatters 29 angeschlossen ist Der Ausgang Q des Flip-Flops 26 steht mit dem Eigang des UND-Gatters 20 in Verbindung. Der Eingang /des Flip-Flops 27 ist an den Ausgang des UND-Gatters 30 angeschlossen, dessen einer Eingang mit dem Ausgang Q des Flip-Flops 25 in Verbindung steht. Der Eingang K des Flip-Flops 27 sowie ein zweiter Eingang des UND-Gatters 30 sind an den Ausgangdes NAND-Gatters 24 angeschlossen. Der Ausgang Q des Flip-Flops 27 ist an den einen Eingang eines UND-Gatters 31 geführt.

Der zweite Eingang dieses UND-Gatters 31 steht mit dem zweiten Eingang des UND-Gatters 20 sov/ie den beiden Eingängen des NAND-Gatters 28 in Verbindung und wird über die Taktleitung 32 mit einer Taktfrequenz von beispielsweise 19,712 MHz gespeist Der Ausgang

des Gatters 31 liegt am Takteingang CK der zweiten Bildschirmsteuereinheit 33, deren Dateneingang DIN mit der Datenschiene 14 in Verbindung sieht Der Ausgang SO der Bildschirmsteuereinheit 33 ist einerseits an den einen Eingang des UND-Gatters 30, ferner an die

beiden Eingänge des NAND-Gatters 29 sowie schließlich an den Dateneingang D des Flip-Flop 25 angeschlossen. Die beiden UND-Gatter 20 und 31 bilden ein erstes Paar und die beiden UND-Gatter 23 und 30 ein zweites Paar von UND-Gattern. Die Bildschirmsteuereinheiten haben einen an sich bekannten Aufbau und werden von der Firma Intel Coporation in Santa Clara, Kalifornien als programmierbare Bildschirmsteuereinheiten 8275 angeboten. Sie sind im Bauteil-Datenkatalog 1978 dieser Firma beschrieben.

Im Betrieb empfängt die Steuerschaltung nach F i g. 2 auf der Taktleitung 32 Taktimpulse, welche über die Gatter 20 und 31 an die Takteingänge CK der beiden Bildschirmsteuereinheiten 21 und 33 gelangen. Auf

Grund dieser Taktimpulse liefern die beiden Bildschirmsteuereinheiten Synchronisiersignale an ihren Ausgängen BO. Diese Synchronisiersignale sind untereinander asynchron. Diese Synchronisiersignale dienen der Synchronisierung der Übertragung von Videodaten von den Ausgängen VO der Bildschirmsteuereinheiten an der Bildschirmsteuerung.

Geht das Synchronisiersignal A am Ausgang SO der Bildschirmsteuereinheil 21 vor dem Synchronisiersignal B am Ausgang BQ der Bildschirmsteuereinheit 33 auf »1«, so wird in folgender Weise für den Takteingang CK der Bildschirmsteuereinheit 21 ein Aktivierungssignal erzeugt. Das Synchronisiersignal A gelangt zum Dateneingang D des Flip-Flops 22 und aktiviert ferner das Gatter 23. Zu dieser Zeit befindet sich der Ausgang Q des Flip-Flops 22 auf »!«. Das Synchronisiersignal B wird im NAND-Gatter 29 invertiert und gelangt als drittes Signal »1« zum UND-Gatter 23 sowie ferner zum Eingang K des Flip-Flops 26. Sobald die Vorderflanke eines Impulses »1« im Taktsignal am Ausgang des Inverters 28 auftritt, gehen die Ausgänge der Flip-Flops 22 und 26 auf »0« über. Das Gatter 20 wird hierdurch gesperrt, mit der Folge, daß die Bildschirmsteuereinheit 21 inaktiv und das Synchronisiersignal A auf dem Pegel »!«eingefroren wird.

Das Taktsignal auf der Leitung 32 wird vom NAND-Gatter 28 invertiert. Die Ausgänge ß0 der Bildschirmsteuereinheiten 21 und 33 werden somit während der ersten Hälfte einer Zeitperiode des Taktsignals abgetastet, während die Gatter 20 bzw. 31 während einer zweiten Hälfte der Zeitperiode gesperrt bzw. aktiviert werden.

Haben beide Synchronisiersignale A und B während der ersten Hälfte der Zeitperiode den Wert »1«, so gelangt dieser Signalwert an den Dateneingang D des Flip-Flops 22 sowie an das UND-Gatter 23. Der Ausgang des NAND-Gatters 29 hingegen geht auf »0« über und sperrt das UND-Gatter 23. Beim nächsten auftreten einer Anstiegsflanke im Taktsignal am Ausgang des Inverters 28 geht der Ausgang ζ)des Flip-Flops 25 auf »0« über, während der Ausgang Q des Ausgangs 26 den Signaipegel »1« annimmt und das Gatter 20 aktiviert. Damit ist die Bildschirmsteuereinheit 21 wieder aktiviert. Schaltet hingegen das Synchronisiersignal B vor dem Synchronisiersignal A auf »1« um, so wird das Synchronisiersignal B während der ersten Hälfte der Zeitperiode des Taktsignals vom Flip-Flop 25 und Gatter 30 abgetastet. Da das Synchronisiersignal A zu dieser Zeit den Wert »0« hat, gehen die Ausgangssignale der Gatter 24 und 30 auf »1«. Beim nächsten Auftreten einer Anstiegsflanke am Ausgang des Inverters 28, schalten während der zweiten Hälfte dsr Zeitpericde des Taktsignals an den Ausgängen Q der Flip-Flops 25 und 27 auf »0« um. Damit wird das Gatter 31 gesperrt und das Synchronisiersignal B im Zustand »1« eingefroren. Haben beide Synchronisiersignale A und B den Wert »1«, so werden die Gatter 20 und 31, wie zuvor beschrieben, aktiviert

Hierzu 1 Blatt Zeichnungen so

Claims (1)

1. Patentansprüche:

   1. Verfahren zum Eingeben eines Videodatenzeichenbytes und eines Anzeigezusatzbytes in die gleiehe Zeitperiode eines Taktsignals für ein Bildschirmgerät, gekennzeichnet durch folgende Schritte:

   a) Während der ersten Hälfte einer Zeitperiode wird ein erstes Synchronisiersignal (A) einer ersten Bildschirmsteuereinheit (21) abgetastet, in welcher Videodatenzeichenbytes gespeichert sind;

   b) während dieser ersten Hälfte der Zeitperiode wird ferner ein zweites Synchronisiersignal (B) abgetastet, welches mit der gleichen Taktfrequenz von einer zweiten Bildschirrr.steuereinheit (33) geliefert wird, in der Anzeigezusatzbytes gespeichert sind;

   c) sofern die beiden Synchronisiersignale in Phase sind, werden während der zweiten Hälfte der Zeitperiode die beiden Bildschirmsteuereinheiten aktiviert und laufen während der folgenden Zeitperiode frei ab;

   d) sind die beiden Synchronisiersignale nicht in Phase, so werden die beiden Bildschirmsteuereinheiten während der zweiten Hälfte der Zeitperiode gesperrt, wobei das zuerst auftretende Synchronisiersignal für die Dauer der ersten Hälfte der nachfolgenden Zeitperiode festgehalten wird;

   e) durch Wiederholung der Schritte a) bis d) wird für jede auf dem Bildschirm wiedergegebene Videozeile ein vergrößertes Feld von Anzeigezusätzen dargeboten.

   2. Schaltungsanordnung zur Durchführung des Verfahrens nach Anspruch 1, wobei während jeder Zeitperiode des Taktsignals dem Bildschirmgerät eine Informationsfolge zugeleitet wird, die sowohl Datenzeichenbytes als auch Anzeigezusatzbytes enthalten kann, gekennzeichnet durch folgende Merkmale:

   a) Zwei Bildschirmsteuereinheiten (21, 33) haben Datenzeichen und Anzeigezusätze gespeichert, sprechen auf das Taktsignal an und liefern im Rhythmus der Taktfrequenz die Informationsfolge an das Bildschirmgerät;

   b) ein erster Flankendetektor (22) tastet während der ersten Hälfte einer Zeitperiode des Taktsignals ein von der ersten Bildschirmsteuereinheit (21) geliefertes erstes Synchronisiersignal (A) ab;

   c) ein zweiter Flankendetektor (25) tastet während der ersten Hälfte einer Zeitperiode des Taktsignals ein von der zweiten Bildschirm-Steuereinheit (33) geliefertes zweites Synchronisiersignal ßab;

   d) eine erste logische Aktivierungsschaltung (23,

   26) spricht während der zweiten Hälfte der Zeitperiode auf das Ausgangssignal des ersten Flankendetektors (22) an und sperrt die erste Bildschirmsteuereinheit, falls das erste Synchronisiersignal (A) gegenüber dem zweiten Synchronisiersignal (B) voreilt, und aktiviert die erste Bildschirmsteuereinheit, wenn beide Synchronisiersignale in Phase sind;

   e) eine zweite logische Aktivierungsschaltung (30,

   27) spricht während der zweiten Hälfte der

   b)