DE3650136T2

DE3650136T2 - Schaltung zur Speicherschaltzustanderkennung.

Info

Publication number: DE3650136T2
Application number: DE3650136T
Authority: DE
Inventors: Seiji Todaka
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1985-09-30
Filing date: 1986-09-30
Publication date: 1995-04-13
Anticipated expiration: 2006-10-01
Also published as: KR910000988B1; JPS6277661A; EP0217348B1; EP0217348A3; US4866662A; KR870003510A; DE3650136D1; EP0217348A2

Description

Hintergrund der Erfindung

Die vorliegende Erfindung betrifft eine Schaltung zur Feststellung des Speicher- Anschlußzustandes, um festzustellen, ob in einem Computersystem, insbesondere in einem Personalcomputersystem, welches eine Vielzahl von Speichern, wie beispielsweise RAMs, ein Speicher an einem bezeichneten Adressenbereich, wo die Information eingeschrieben werden soll, angeschlossen ist oder nicht.
Im einzelnen betrifft die Erfindung eine Schaltung zur Feststellung des Speicher- Anschlußzustandes mit einer Zeitgeberschaltung, die auf ein Lesemodussignal und ein Taktsignal durch Erzeugung verschiedener Zeitgebersignale, Steuersignale und Adresseninformationen reagiert; einer Schalteinrichtung angeordnet zwischen einem Datenbus und einem Mikroprozessor zum Steuern der Lese-/Schreibvorgänge sowohl normaler, vom Mikroprozessor zu verarbeitender Daten als auch vorbestimmter Daten in den oder aus dem Speicher, wobei alle vorbestimmten Daten unmittelbar nachdem sie in den Speicher eingeschrieben worden sind wieder ausgelesen werden und einer Datenhalteeinrichtung mit mindestens einer Halteschaltung, die an den Datenbus angeschlossen ist, um die aus dem Speicher ausgelesenen Daten einschließlich der vorbestimmten Daten zu halten.
Eine Schaltung zur oben beschriebenen Feststellung ist beispielsweise in US-A-3 815 103 offenbart. Diese Schaltung enthält jedoch weiterhin Paritätsfehler-Prüfschaltungen zum Prüfen, Festlegen und Speichern der Maximaladresse des Systems während jedes Prüflaufes.
In Personalcomputern wird ein RAM (Speicher mit wahlfreiem Zugriff) oder werden RAMs als Speicher verwendet und eine gewünschte Speicherkapazität wird durch Einbau einer Vielzahl von RAM-Leiterplatten mit beispielsweise 128 kbit Speicherkapazität erhalten. Sogar wenn bei solchen Personalcomputern RAMs eingebaut werden können, deren jeder eine vorbestimmte maximale Speicherkapazität hat, ist es normal, daß eine geringe Anzahl RAM-Leiterplatten tatsächlich benutzt wird. Sogar wenn es beispielsweise möglich ist, eine maximale Speicherkapazität von 640 kbit als RAM durch Einbau von fünf Speicherleiterplatten, deren jede 128 kbit hat, anzuordnen, ist es oft der Fall, daß die maximale Speicherkapazität tatsächlich nicht benötigt wird, sondern vielmehr wird eine Speicherkapazität von bis zu 256 kbit durch Einbau von zwei RAM- Leiterplatten, deren jede die genannten 128 kbit hat, benutzt.
Andererseits ist es oft notwendig, vorher die Gesamtspeicherkapazität der tatsächlich eingebauten RAM-Leiterplatten in einem Bereitschaftszustand zu kennen, um so im Hinblick auf die Funktion der RAMs eine gewünschte Speicherkapazität zu erreichen. Aus diesem Grunde sind beim Stand der Technik Schalter von der Art vorgesehen, mit denen vorher die angeordnete Speicherkapazität eingestellt wird und die tatsächliche RAM-Speicherkapazität wird durch die Betätigungsbedingungen der Schalter festgelegt. Bei diesem Lösungsversuch zur Einstellung der angeordneten RAM-Speicherkapazität durch das Vorsehen von Schaltern ist es erforderlich, die Schalter an einer Stelle vorzusehen, wo sie für die Nutzer leicht zugänglich sind. Folglich sind sowohl zusätzlicher Raum als auch zusätzliche Hardware einschließlich mechanischer Schalter, Anschlüsse sowie die zugehörige Verdrahtung erforderlich.
Ferner ist dies auch wegen des Erfordernisses verschiedener Elemente nicht wirtschaftlich. Wenn die Einstellung der tatsächlichen Speicherkapazität durch diese Schalter darüberhinaus fehlerhaft erfolgt, führt dies zu Fehlfunktionen, weil der Fehler nicht intern spezifiziert werden kann.

Zusammenfassung der Erfindung

Es ist daher Aufgabe der vorliegenden Erfindung, die oben genannten Nachteile zu überwinden und eine Schaltung zur Feststellung des Speicher-Anschlußzustandes zu schaffen, in welcher der Speicher-Anschlußzustand mittels einer relativ einfachen Schaltung, ohne Verwendung mechanischer Schalter, Anschlüsse oder zusätzlicher Verdrahtung genau festgestellt werden kann.
Diese Aufgabe wird durch eine Schaltung zur Feststellung des Speicher- Anschlußzustandes wie oben beschrieben gelöst, die dadurch gekennzeichnet ist, daß vor der tatsächlichen Ausführung eines Speicher-Schreibvorganges festgestellt wird, ob der gerade adressierte Speicherplatz angeschlossen ist, indem aufeinanderfolgende Schreib- und Lesevorgänge mit vorbestimmten Daten durchgeführt und die ausgelesenen Daten zur Prüfung des Speicher-Anschlußzustandes verglichen werden sowie im Falle der Nichtübereinstimmung ein Speicher-Nichtanschlußsignal aktiviert wird.
Weitere Merkmale der Feststellungsschaltung werden aus den Unteransprüchen 2b bis 8 deutlich.
Die Erfindung schaft eine Schaltung zur Feststellung des Speicher-Anschlußzustandes, bei der Fehlfunktionen infolge fehlerhafter Schalterstellungen vermieden werden können.
Die Schaltung zur Feststellung des Speicher-Anschlußzustandes nach der vorliegenden Erfindung ist zur Feststellung der Bedingung geeignet, ob die Speicherkapazität eines eingebauten zusätzlichen Speichers oder zusätzlicher Speicher den von einem Mikroprozessor bezeichneten Adressenbereich ausreichend abdecken kann.
In der Schaltung zur Feststellung des Speicher-Anschlußzustandes nach der vorliegenden Erfindung werden vorbestimmte Daten unmittelbar nachdem sie in eine vom Mikroprozessor bezeichnete Adresse eingeschrieben wurden wieder ausgelesen sowie die vorbestimmten Daten mit den aus der bezeichneten Adresse ausgelesenen verglichen werden, wobei festgestellt wird, ob die Speicherkapazität eines im Computersystem eingebauten zusätzlichen Speichers oder zusätzlicher Speicher den vom Mikroprozessor bezeichneten Adressenbereich abdecken kann.
Diese und andere Aufgaben, Merkmale und Vorteil der Erfindung werden aus der folgenden Beschreibung der Erfindung mit Bezugnahme auf die beigefügten Zeichnungen besser verständlich werden.

Kurze Beschreibung der Zeichnungen

Fig. 1 ist ein Schaltbild einer Schaltung zur Feststellung des Speicher-Anschlußzustandes als einer Ausführungsform der vorliegenden Erfindung.
Fig. 2 ist ein Zeitdiagramm zur Erläuterung der Arbeitsweise der in Fig. 1 dargestellten Schaltung zur Feststellung des Speicher-Anschlußzustandes insbesondere im Lesemodus
und
Fig. 3 ist ein Zeitdiagramm zur Erläuterung der Arbeitsweise der in Fig. 1 dargestellten Schaltung zur Feststellung des Speicher-Anschlußzustandes insbesondere im Schreibmodus.

Beschreibung der bevorzugten Ausführungsform

Unter Bezugnahme auf Fig. 1 umfaßt die Schaltung zur Feststellung des Speicher- Anschlußzustandes nach der vorliegenden Erfindung eine Zeitgeberschaltung 1, die auf ein Lesemodussignal READM, das von Einrichtungen außerhalb derselben, wie einem nicht dargestellten Mikroprozessor bereitgestellt wird und ein Taktsignal CK durch Erzeugung verschiedener Signale, wie verschiedener Zeitgebersignale ΦD, ΦL, ΦX, eines Lese-/Schreibsteuersignals R/W, eines Chipauswahlsignals CE und von Adresseninformationen A0 - Ax, reagiert. Sie umfaßt weiterhin eine Schalteinrichtung 3 zur Lieferung der Schreibdaten an einen Datenbus B, so daß sie in ein RAM überführt werden sowie eine Datenhalteschaltung 5, um die vom RAM auf den Datenbus B ausgelesenen Daten zu halten oder davon zu erzeugen.
Obwohl in der Figur nicht dargestellt, werden die Informationen oder Daten, gesteuert durch das von der Zeitgeberschaltung 1 erzeugte R/W-Signal und das Chipauswahlsignal CE, entweder in diejenigen Speicherplätze, deren Adressen durch die Adresseninformationen A0 - Ax bezeichnet sind, eingeschrieben oder aus diesen ausgelesen. Die in den RAM einzuschreibenden Schreibdaten WD werden von einer in der Schalteinrichtung 3 vorgesehenen UND-Schaltung 19 an den Datenbus B angelegt. Zum anderen werden die aus dem RAM ausgelesenen Daten über ein D-Typ-Flip-Flop 23 in der Datenhalteeinrichtung 5 aus dem Datenbus B erzeugt.
Die Schalteinrichtung 3 umfaßt einen ersten Schalter 9, um den Datenbus B über einen Widerstand 7 auf die Spannung +V anzuheben, einen Inverter 11 zur Lieferung eines invertierten Signals des Lesemodussignals READM, um den Schalter 9 zu steuern, einen durch das Signal R/W über den Inverter 15 gesteuerten, direkt an den Datenbus B angeschlossenen zweiten Schalter 13, UND-Schaltungen 21 und 19, die entsprechend an eine ODER-Schaltung 17 angeschlossen sind, deren Ausgang an einen Anschluß des Schalters 13 angeschlossen ist sowie einen an einen Eingang der UND-Schaltung 19 angeschlossenen Inverter 22. Der andere Eingang der UND-Schaltung 19 liegt an den Schreibdaten WD an, während ein Eingang der UND-Schaltung 21 geerdet ist und der andere Eingang der UND-Schaltung 21 mit dem Signal ΦD versorgt wird.
Die Datenhalteschaltung 5 umfaßt ein erstes D-Typ-Flip-Flop 23 zum Halten der Lesedaten RD, ein zweites D-Typ-Flip-Flop 25 zum Halten vorbestimmter Daten zur Prüfung ob der RAM angeschlossen ist oder nicht, d. h. bei dieser Ausführungsform niedriger Datenpegel, eine UND-Schaltung 27, deren Ausgang an den Takteingang C des ersten D-Typ-Flip-Flops 23 angeschlossen ist und eine zweite UND-Schaltung 29 die an den Ausgang Q des zweiten D-Typ-Flip-Flops 25 angeschlossen ist sowie einen an den Eingang der UND-Schaltung 29 angeschlossenen Inverter 31. Der Eingang der UND- Schaltung 29 wird mit dem Zeitgebersignal ΦL, über den Inverter 31 mit dem Lesemodussignal READM sowie mit dem Ausgangssignal Q des Flip-Flops 25 versorgt. Ein Nichtanschlußsignal OVER wird von der UND-Schaltung 29 erzeugt und ist kennzeichnend für die Tatsache, daß ein Adressenbereich angesteuert wurde, der sich nicht im Speicherbereich des im System eingebauten RAMs befindet. Das Zeitgebersignal ΦX wird an den Takteingang C des zweiten D-Typ-Flip-Flops 25 geliefert und der Datenbus D ist an jeden der Dateneingänge D des ersten und zweiten D-Typ-Flip-Flops 23 und 25 angeschlossen. Die Lesedaten RD werden vom Ausgang Q des ersten D-Typ-Flip-Flops 23 erzeugt.
Bei einer solchen Schaltung zur Feststellung des Speicher-Anschlußzustandes werden vor dem Einschreiben der von einem nicht dargestellten Mikroprozessor gelieferten Informationen in jede der bezeichneten Adressen vorbestimmte Daten für Prüfzwecke, d. h. in diesem Falle Daten auf niedrigem Pegel, in die bezeichnete Adresse eingeschrieben und unmittelbar nach diesem Vorgang werden die so eingeschriebenen Daten wieder aus der Adresse ausgelesen, um auf diese Weise eine Speicher- Überprüfungsvorgang durchzuführen. Nach diesem Vorgang wird die vom Mikroprozessor gelieferte Information in die bezeichnete Adresse eingeschrieben.
Wenn bei dem Speicher-Überprüfungsvorgang, die eingeschriebenen und die ausgelesenen Daten gleich sind, ist anzunehmen, daß der somit im System eingebaute RAM oder die RAMs bis zu einem bestimmten, abgefragten Adressenbereich verfügbar ist bzw. sind. Wenn jedoch andererseits der tatsächliche Adressenbereich des so aufgebauten RAM-Speichers nicht bis zur abgefragten Adresse reicht, werden sich die eingeschriebenen Daten von den ausgelesenen unterscheiden und Nichtverfügbarkeits- oder Nichtanschlußsignal OVER erzeugen.
Die Arbeitsweise der Schaltung zur Feststellung des Speicher-Anschlußzustandes wird nun unter Bezugnahme auf die Zeitdiagramme der Fig. 2 und 3 beschrieben.
Zuerst wird die Arbeitsweise des Lesemodus beschrieben. Der Lesemodus ist der gleiche wie beim normalen Lesevorgang und das Lesemodussignal READM befindet sich im Zustand hohen Pegels. Als ein Ergebnis wird der Schalter 9 im Zustand AUS gehalten und nur die UND-Schaltung 27 läßt das Lesemodussignal READM mit dem Zeitgebersignal ΦL durch, außer wenn der Block der UND-Schaltung 29 kein Ausgangssignal erzeugt. Auch in diesem Fall ist das Lese-/Schreibsteursignal R/W auf hohem Pegelzustand und die Information wird durch Bezeichnen des Lesemodus an den RAM angelegt. Der Schalter 13 befindet sich in diesem Falle im AUS-Zustand. Die Adresseninformation A0 - Ax wird an den RAM durch Bezeichnung einer Adresse des zu lesenden RAM angelegt. Wenn in diesem Zustand das Chipauswahlsignal CE erzeugt wird, wird die Information aus der bezeichneten Adresse im RAM in den Datenbus B ausgelesen.
Die auf diese Weise in den Datenbus B ausgelesenen Daten werden an den Dateneingang D des ersten D-Typ-Flip-Flops 23 angelegt. Wenn dementsprechend zu diesem Zeitpunkt das Zeitgebersignal ΦL erzeugt wird, dann werden die Daten auf dem D-Typ-Flip-Flop 23 über die UND-Schaltung 27 gehalten und über den Ausgangsanschluß Q des Flip- Flops 23 ausgelesen.
Im Schreibmodus sind das Lesemodussignal READM und das Lese-/Schreibsteuersignal R/W beide auf niedrigem Pegel, so daß die Schalter 9 und 13 jeweils im EIN-Zustand gehalten werden. Als ein Ergebnis wird die UND-Schaltung 29 durch das über den Inverter 31 invertierte Lesemodussignal READM durchlässig. In diesem Schreibmodus wird ein Zyklus der Adresseninformation A in vier gleich lange Zeitabschnitte T0, T1, T2 und T3 unterteilt. Im ersten Zeitabschnitt T0 werden die vorbestimmten Prüfdaten, d. h. Daten mit niedrigem Pegel in die bezeichnete Adresse, in die Informationen eingeschrieben werden sollen, eingeschrieben und im nächsten Zeitabschnitt T1 werden die zum Prüfen vorgesehenen, gerade eingeschriebenen Daten von dort ausgelesen. Wenn das Ergebnis der so gelesenen Daten nicht korrekt ist, wird von der UND- Schaltung 29 das Nichtanschlußsignal OVER erzeugt.
Im Zeitabschnitt T3 wird die in den RAM einzuschreibende Information, die von einem nicht dargestellten Mikroprozessor geliefert wird, eingeschrieben. In diesem Fall wird das Zeitgebersignal ΦD im ersten Zeitabschnitt T0 auf den hohen Pegel versetzt, um die für die Prüfung vorbestimmten Daten zu schreiben, während das Zeitgebersignal ΦX auch im zweiten Zeitabschnitt T1 auf den hohen Pegel versetzt wird, um so die für die Prüfung vorbestimmten Daten zu halten, die im nächsten Zeitabschnitt T1 am zweiten D- Typ-Flip-Flop 25 zu lesen sind.
Wenn die auf diese Weise auf dem zweiten D-Typ-Flip-Flop 25 gehaltenen Daten nicht korrekt sind, wird das Ausgangssignal des zweiten D-Typ-Flip-Flops 25 infolge des Zeitgebersignals ΦL in der UND-Schaltung 29 durchgelassen, um ein Nichtanschlußsignal OVER zu erzeugen, da das Zeitgebersignal ΦL im dritten Zeitabschnitt T2 auf hohen Pegel gebracht wird.
Andererseits wird das Lese-/Schreibsignal R/W in den Zeitabschnitten T0 und T2 auf den niedrigen Pegel versetzt, um den Schreibmodus zu kennzeichnen, während es im Zeitabschnitt T1 auf den hohen Pegel versetzt wird, um den Lesemodus zu kennzeichnen. Das Chipauswahlsignal CE wird abwechselnd in Zuständen hohen und niederen Pegels wiederholt, um so den RAM in jedem Zeitabschnitt zu bezeichnen. Die Adresseninformation A0 - Ax wird in einem Zyklus bestehend aus den Zeitabschnitten T0 bis T4 auf dem gleichen Wert gehalten.
Nach dem Schreibmodus wird die bezeichnet Adresse von der Zeitgeberschaltung 1 als Adresseninformation A0 - Ax erzeugt, um die gewünschten Informationen aus dem Mikroprozessor einzuschreiben, während die Schreibdaten WD an der UND-Schaltung 19 anliegen. In diesem Zustand nimmt das Zeitgebersignal ΦD im ersten Zeitabschnitt T0 den hohen Pegel ein und das Ausgangssignal von der ODER-Schaltung 17 nimmt infolge des invertierten Signals aus dem Zeitgebersignal ΦD über den Inverter 22 den niedrigen Pegel ein. Das so erzeugte Signal mit niedrigem Pegel wird über den Schalter 13 als ein Schreibsignal mit niedrigem Pegel an den Datenbus B angelegt. Dieses Schreibsignal mit niedrigem Pegel zeigt die vorbestimmten Daten für die Prüfung an.
Im Zeitabschnitt T0 wird das Lese-/Schreibsignal R/W auf niedrigen Pegel versetzt. Folglich wird, wenn zu diesem Zeitpunkt das Chipauswahlsignal CE den niedrigen Pegel einnimmt, ein spezieller Speicherplatz im RAM bezeichnet und die für die Prüfung vorbestimmten Daten, d. h. Daten mit niedrigem Pegel werden in die bezeichnete Adresse eingeschrieben.
Im nächsten Zeitabschnitt T1 erhält das Zeitgebersignal ΦD niedrigen Pegel, während das Lese-/Schreibsteuersignal R/W hohen Pegel erhält und so den Lesemodus kennzeichnet. Das Lese-/Schreibsignal R/W mit hohem Pegel wird durch den Inverter 15 invertiert und schaltet den Schalter 13 aus. In diesem Fall werden die Schreibdaten WD blockiert, so daß über die UND-Schaltung 19 und die ODER-Schaltung 17 nichts an den Datenbus B zu liefern ist. Wenn im Zeitabschnitt T1 das Lese-/Schreibsteuersignal R/W hohen Pegel erhält, während das Chipauswahlsignal CE niedrigen Pegel erhält, wird das Signal mit dem niedrigen Pegel als das für die Prüfung vorbestimmte Signal, das im Zeitabschnitt T0 eingeschrieben worden ist, aus der bezeichneten Adresse des RAM in den Datenbus B ausgelesen. Die auf diese Weise gelesenen Daten werden vom Datenbus B an den Dateneingang D des zweiten D-Typ-Flip-Flops 25 angelegt.
Wenn das Zeitgebersignal ΦX an den Taktanschluß C des zweiten D-Typ-Flip-Flops 25 geliefert wird, dann wird es im D-Typ-Flip-Flop 25 gehalten. Das so gehaltene Signal wird vom Ausgang Q des Flip-Flops 25 an die UND-Schaltung 29 angelegt. Wenn im nächsten Zeitabschnitt T2 das Zeitgebersignal ΦL erzeugt wird, wird es an die UND- Schaltung 29 angelegt. Da die vorbestimmten für die Prüfung die gleichen sind wie das Signal mit niedrigem Pegel, das im Zeitabschnitt T0 eingeschrieben worden ist, wird das im Zeitabschnitt T1 ausgelesene Signal ein solches mit niedrigem Pegel sein, genau wie das von der UND-Schaltung 29 über das zweite D-Typ-Flip-Flop 25 erzeugte Signal ein solches mit niedrigem Pegel sein wird. Dies bedeutet; daß der RAM an die fragliche bezeichnete Adresse angeschlossen ist.
Wenn andererseits das gelesene Signal hohen Pegel hat, dann unterscheidet sich sein Pegel von demjenigen der geschriebenen Daten. Das von der UND-Schaltung 29 erzeugte Nichtanschlußsignal hat hohen Pegel und zeigt dadurch an, daß der RAM nicht an der fraglichen bezeichneten Adresse eingebaut ist.
Wenn darüberhinaus das Lese-/Schreibsteuersignal R/W im Zeitabschnitt T2 den niedrigen Pegel einnimmt, wird der Schalter 13 auf EIN geschaltet und die Schreibdaten WD an den Datenbus B angelegt. Wenn folglich in diesem Fall das Chipauswahlsignal CE den niedrigen Pegel einnimmt, dann werden die Schreibdaten WD in die bezeichnete Adresse des RAM eingeschrieben.
Bei der vorhergehenden Ausführungsform wurden die vorbestimmten Daten, die zur Prüfung einzuschreiben sind, als solche mit niedrigem Pegel beschrieben. Es ist offensichtlich, daß sie nicht auf ein Signale mit niedrigem Pegel begrenzt ist, sondern daß auch ein Signal mit hohem Pegel gegeben sein kann.
Da bei der Schaltung zur Feststellung des Speicher-Anschlußzustandes nach der vorliegenden Erfindung die vorbestimmte Information unmittelbar nachdem die Information in eine bezeichnete Adresse in einem Schreibmodus-Vorgang eingeschrieben worden ist, ausgelesen wird und der Speicher-Anschlußzustand durch Vergleich der ausgelesenen Information mit der vorbestimmten Information festgestellt werden kann, kann der Hardwareaufbau vereinfacht und kostengünstig gestaltet werden, da spezielle Schalter, Anschlüsse und Verdrahtungen, die beim Stand der Technik benutzt werden, nicht erforderlich sind.
Außerdem ist wegen der Miniaturisierung der Schaltung kein zusätzlicher Platz erforderlich und anders als beim Stand der Technik kann das Auftreten von Fehlfunktionen durch irrtümliches Betätigen der Schalter vermieden werden.

Claims

1. Schaltung zur Feststellung des Speicher-Anschlußzustandes mit:

einer Zeitgeberschaltung (1), die auf ein Lesemodussignal (READM) und ein Taktsignal (CK) durch Erzeugung verschiedener Zeitgebersignale (ΦD, ΦL, ΦX), Steuersignale (R/W, CE) und Adresseninformationen (A0 - Ax) reagiert;

einer Schalteinrichtung (3) angeordnet zwischen einem Datenbus und einem Mikroprozessor zum Steuern der Lese-/Schreibvorgänge sowohl normaler, vom Mikroprozessor zu verarbeitender Daten als auch vorbestimmter Daten in den oder aus dem Speicher, wobei alle vorbestimmten Daten unmittelbar nachdem sie in den Speicher eingeschrieben worden sind wieder ausgelesen werden

und

einer Datenhalteeinrichtung (5) mit mindestens einer Halteschaltung (23, 25), die an den Datenbus angeschlossen ist, um die aus dem Speicher ausgelesenen Daten einschließlich der vorbestimmten Daten zu halten;

dadurch gekennzeichnet, daß

vor der tatsächlichen Ausführung eines Speicher-Schreibvorganges festgestellt wird, ob der gerade adressierte Speicherplatz angeschlossen ist, indem aufeinanderfolgende Schreib- und Lesevorgänge mit vorbestimmten Daten durchgeführt und die ausgelesenen Daten zur Prüfung des Speicher-Anschlußzustandes verglichen werden sowie im Falle der Nichtübereinstimmung ein Speicher-Nichtanschlußsignal (OVER) aktiviert wird.

2. Schaltung zur Feststellung des Speicher-Anschlußzustandes nach Anspruch 1, bei welcher der Speicher mindestens ein zusätzlicher, in ein Computersystem einzubauender RAM ist.

3. Schaltung zur Feststellung des Speicher-Anschlußzustandes nach Anspruch 1, bei dem ein Zyklus eines Vorganges zur Verarbeitung einer vom Mikroprozessor bezeichneten Adresse in vier Zeitabschnitte unterteilt ist.

4. Schaltung zur Feststellung des Speicher-Anschlußzustandes nach Anspruch 3, bei der ein erster Zeitabschnitt zur Durchführung des Schreibvorganges der vorbestimmten Daten für die Prüfung des Speicher-Anschlußzustandes vorgesehen ist.

5. Schaltung zur Feststellung des Speicher-Anschlußzustandes nach Anspruch 3, bei der ein zweiter Zeitabschnitt zur Durchführung des Lesevorganges der vorbestimmten Daten für die Prüfung vorgesehen ist.

6. Schaltung zur Feststellung des Speicher-Anschlußzustandes nach Anspruch 3, bei der ein dritter Zeitabschnitt zur Durchführung des Schreibvorganges der normalen, vom Mikroprozessor zu verarbeitenden Daten vorgesehen ist.

7. Schaltung zur Feststellung des Speicher-Anschlußzustandes nach Anspruch 1, bei der eine erste Halteschaltung (23) und eine zweite Halteschaltung (25) vorgesehen ist, um in ihnen die vorbestimmten Daten für die Prüfung zu halten und ein resultierendes Signal für die Prüfung zu erzeugen.

8. Schaltung zur Feststellung des Speicher-Anschlußzustandes nach Anspruch 1, bei welcher der Pegel der vorbestimmten Daten zur Prüfung des Speicher-Anschlußzustandes der niedrige Pegel ist.