JPS6277661A - メモリ有無検出回路 - Google Patents
メモリ有無検出回路Info
- Publication number
- JPS6277661A JPS6277661A JP60217131A JP21713185A JPS6277661A JP S6277661 A JPS6277661 A JP S6277661A JP 60217131 A JP60217131 A JP 60217131A JP 21713185 A JP21713185 A JP 21713185A JP S6277661 A JPS6277661 A JP S6277661A
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- read
- circuit
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0646—Configuration or reconfiguration
- G06F12/0684—Configuration or reconfiguration with feedback, e.g. presence or absence of unit detected by addressing, overflow detection
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/16—Protection against loss of memory contents
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、ＲＡＭ等からなる多くのメモリを使用する
コンピュータ、特にパーソナルコンピュータ等の機器に
おいて情報を起き込もうとする指定のアドレスにメモリ
が接続されているか否かを検出するメモリ有無検出回路
に１１０する。
コンピュータ、特にパーソナルコンピュータ等の機器に
おいて情報を起き込もうとする指定のアドレスにメモリ
が接続されているか否かを検出するメモリ有無検出回路
に１１０する。
〔発明のｆ”ｔｍ技術およびその問題点〕パーソナルコ
ンピュータ等においては例えばメモリとしてＲＡＭを使
用し、このＲＡＭを複数個搭載して例えば１２８にバイ
トのメモリ容量を有するＲＡＭボードを構成し、このＲ
ＡＭボードを複数枚実装して所望のメモリ容量を達成し
ている。
ンピュータ等においては例えばメモリとしてＲＡＭを使
用し、このＲＡＭを複数個搭載して例えば１２８にバイ
トのメモリ容量を有するＲＡＭボードを構成し、このＲ
ＡＭボードを複数枚実装して所望のメモリ容量を達成し
ている。
ところで、パーソナルコンピュータにおいては、このよ
うなＲＡＭメモリの最大容量として例えば６４０にバイ
ト、すなわち１２８にバイトのＲＡＭボードを５枚まで
実装可能になっているとしても、実際に最大容量まで実
装して使用することは少なく例えばＲＡＭボードを２枚
実装して２５６にバイトまでのメモリ容量で使用してい
る場合が多い。
うなＲＡＭメモリの最大容量として例えば６４０にバイ
ト、すなわち１２８にバイトのＲＡＭボードを５枚まで
実装可能になっているとしても、実際に最大容量まで実
装して使用することは少なく例えばＲＡＭボードを２枚
実装して２５６にバイトまでのメモリ容量で使用してい
る場合が多い。
一方、パーソナルコンピュータにおいては、実際に実装
され使用し、４！！る状態になっているＲＡＭメモリの
実装容量を知っていることがその動作処理上で必要とな
っている。このため、パーソナルコンピュータにおいて
は、従来、実装されているＲＡＭメモリの実装容量を予
め設定するためのスイッチ等を設け、このスイッチの動
作状態によってＲＡＭメモリの実装容量を識別するよう
にしている。
され使用し、４！！る状態になっているＲＡＭメモリの
実装容量を知っていることがその動作処理上で必要とな
っている。このため、パーソナルコンピュータにおいて
は、従来、実装されているＲＡＭメモリの実装容量を予
め設定するためのスイッチ等を設け、このスイッチの動
作状態によってＲＡＭメモリの実装容量を識別するよう
にしている。
このようにＲＡＭメモリの実装容量をスイッチ等で設定
づる方法においては、ユーザーが使用しやすい場所にス
イッチを設【ブることが必要であるが、このためにはス
イッチ、端子、配線等およびそのための構造、スペース
が必要となる上、非経済的であると共に、このスイッチ
による実装容量の設定を間違って行なったとしても内部
的には識別できないため、誤動作の原因となっていた。
づる方法においては、ユーザーが使用しやすい場所にス
イッチを設【ブることが必要であるが、このためにはス
イッチ、端子、配線等およびそのための構造、スペース
が必要となる上、非経済的であると共に、このスイッチ
による実装容量の設定を間違って行なったとしても内部
的には識別できないため、誤動作の原因となっていた。
この発明は、上記に鑑みてなされたもので、その目的と
するところは、スイッチ等を設けることなく、比較的簡
単な方法で適確にメモリの実装の有無を検出できるメモ
リ有無検出回路を提供することにある。
するところは、スイッチ等を設けることなく、比較的簡
単な方法で適確にメモリの実装の有無を検出できるメモ
リ有無検出回路を提供することにある。
〔発明の概要〕
上記目的を達成するため、指定したアドレスにメモリが
接続されているか否かを検出するメモリ有無検出回路で
あって、この発明は、メモリに対する出込みモード時に
指定のアドレスに所定の情報を古き込んでから続けて該
情報を読み出す情報引込読出手段と、該情報の込続出手
段によって読み出した情報と前記所定の情報との比較結
果によってメモリの有無を検出覆る検出手段とを有する
ことを要旨とする。
接続されているか否かを検出するメモリ有無検出回路で
あって、この発明は、メモリに対する出込みモード時に
指定のアドレスに所定の情報を古き込んでから続けて該
情報を読み出す情報引込読出手段と、該情報の込続出手
段によって読み出した情報と前記所定の情報との比較結
果によってメモリの有無を検出覆る検出手段とを有する
ことを要旨とする。
［発明の効果、コ
この発明によれば、店込みモード時に指定のアドレスに
所定の情報を書き込んでから続けて該情報を読み出し、
この読み出した情報と前記所定の情報との比較結果によ
ってメモリの有無を検出するので、従来のように特殊な
スイッチ、端子、配線等が不要で構造が簡単になり、経
済的になるとともに、スペースも不要となり小形化が可
能である上、また従来のようにスイッチの設定ミス等に
よる誤動作も防止できる。
所定の情報を書き込んでから続けて該情報を読み出し、
この読み出した情報と前記所定の情報との比較結果によ
ってメモリの有無を検出するので、従来のように特殊な
スイッチ、端子、配線等が不要で構造が簡単になり、経
済的になるとともに、スペースも不要となり小形化が可
能である上、また従来のようにスイッチの設定ミス等に
よる誤動作も防止できる。
以下、図面を用いてこの発明の詳細な説明する。
第１図はこの発明の一実施例に係わるメモリ有無検出回
路の回路ブロック図であり、第２図および第３図はその
メモリ有無検出回路のタイミング波形図である。
路の回路ブロック図であり、第２図および第３図はその
メモリ有無検出回路のタイミング波形図である。
このメモリ有無検出回路は、外部、例えばコンピュータ
側から供給される読出モード信号ＲＥＡＤＭ、クロック
伏目ＣＫを受信して種々の信号、すなわちタイミング信
号φＤ１φＬ１φＸ、Ｉ込読出制御信号Ｒ／Ｗ、ヂップ
セレク１−信号ＧＥ。
側から供給される読出モード信号ＲＥＡＤＭ、クロック
伏目ＣＫを受信して種々の信号、すなわちタイミング信
号φＤ１φＬ１φＸ、Ｉ込読出制御信号Ｒ／Ｗ、ヂップ
セレク１−信号ＧＥ。
アドレス情報ＡＯ−ＡＸを出力するタイミング回路１と
、書込データ等をデータバスＤａｔａＢｕｓに供給しＲ
Ａｆｖｊメモリに記憶するように制御するスイッチ回路
３と、ＲＡＭメモリからデータバス［）ａｔａＢｕｓに
読み出された読出データ等をう、ツチして出カブるデー
タラッチ回路５とから構成されている。なお、ＲＡＭメ
モリは図示されていないが、タイミング回路１から出力
される自込読出制御信＠Ｒ／Ｗおよびチップセレクト信
号ＧＥによって制御されてアドレス情報ＡＯ−ＡＸで指
定されるアドレスのメモリロケーションに対して情報の
書込および読出動作が行なわれる。そして、ＲＡＭメモ
リに書き込まれる書込データ Ｗｒｉｔｅ□ ａｔａは
スイッチ回路３に設けられたアンド回路１９からデータ
バス［）ａｔａＢｕｓに出力され、このデータバス［）
ａｔａ１３ｕｓを介してＲＡＭメモリに書き込まれ、ま
たＲＡＭメモリから読み出された読出データＲｅａｄ
ＤａｔａはデータバスＤａｔａＢｕｓからデータラッチ
回路５のＤ形フリップフロップ２３を介して出力される
ようになっている。
、書込データ等をデータバスＤａｔａＢｕｓに供給しＲ
Ａｆｖｊメモリに記憶するように制御するスイッチ回路
３と、ＲＡＭメモリからデータバス［）ａｔａＢｕｓに
読み出された読出データ等をう、ツチして出カブるデー
タラッチ回路５とから構成されている。なお、ＲＡＭメ
モリは図示されていないが、タイミング回路１から出力
される自込読出制御信＠Ｒ／Ｗおよびチップセレクト信
号ＧＥによって制御されてアドレス情報ＡＯ−ＡＸで指
定されるアドレスのメモリロケーションに対して情報の
書込および読出動作が行なわれる。そして、ＲＡＭメモ
リに書き込まれる書込データ Ｗｒｉｔｅ□ ａｔａは
スイッチ回路３に設けられたアンド回路１９からデータ
バス［）ａｔａＢｕｓに出力され、このデータバス［）
ａｔａ１３ｕｓを介してＲＡＭメモリに書き込まれ、ま
たＲＡＭメモリから読み出された読出データＲｅａｄ
ＤａｔａはデータバスＤａｔａＢｕｓからデータラッチ
回路５のＤ形フリップフロップ２３を介して出力される
ようになっている。
スイッチ回路３は、データバス［）ａｔａ［３ｕｓを抵
抗７を介して電圧＋Ｖにプルアップするためのスイッチ
９と、このスイッチ９を制御するように読出モード信号
ＲＥＡＤＭの反転信号を供給するインバータ１１と、デ
ータバス［）ａｔａ３ｕｓに直接接続され、インバータ
１５を介した書込読出制御信号Ｒ／Ｗで制御されるスイ
ッチ１３と、このスイッチ１３を介してデータバスＤａ
ｔａ Ｂｕｓに出力が接続されたオア回路１７とこのオ
ア回路１９の入力にそれぞれ出力が接続されたアンド回
路１９゜２１と、この両アンド回路１９．２１の入力に
接続されたインバータ２２とから構成される装置また、
アンド回路１９の他方の入力には書込データＷ ｒｉｔ
ｅ ［） ａｔａが供給され、アンド回路２１の他方
の入ノ〕はアースに接続されている。
抗７を介して電圧＋Ｖにプルアップするためのスイッチ
９と、このスイッチ９を制御するように読出モード信号
ＲＥＡＤＭの反転信号を供給するインバータ１１と、デ
ータバス［）ａｔａ３ｕｓに直接接続され、インバータ
１５を介した書込読出制御信号Ｒ／Ｗで制御されるスイ
ッチ１３と、このスイッチ１３を介してデータバスＤａ
ｔａ Ｂｕｓに出力が接続されたオア回路１７とこのオ
ア回路１９の入力にそれぞれ出力が接続されたアンド回
路１９゜２１と、この両アンド回路１９．２１の入力に
接続されたインバータ２２とから構成される装置また、
アンド回路１９の他方の入力には書込データＷ ｒｉｔ
ｅ ［） ａｔａが供給され、アンド回路２１の他方
の入ノ〕はアースに接続されている。
データラッチ回路５は、読出データ ＲｅａｄＤ ａｔ
ａをラッチする第１のＤ型フリップフロップ２３と、Ｒ
ＡＭメモリが接続されているか否かをチェックするため
に出き込んだチェック用の所定のデータ、すなわち本実
施例においては低レベルのデータをラッチづる第２のＤ
型フリップフロップ２５と、第１のＤ型フリップフロッ
プ２３のクロック人力Ｃに接続されているアンド回路２
７と、第２のＤ型フリップフロップ２５の出力Ｑに接続
されたアンド回路２９と、このアンド回路２９．の入力
に接続されたインバータ３１とから構成されている。ま
た、アンド回路２７の入力には読出モード信号ＲＥＡＤ
Ｍとタイミング信号φＬとが供給され、アンド回路２９
の入力には第２のＤ型フリップフロップ２５の出力Ｑに
加えてタイミング信号φＬとインバータ３１を介した読
出モード信ｔ’％ＲＥＡＤＭとが供給され、これにより
アンド回路２９からはＲＡＭメモリが接続されていない
アドレス部分をアクセスしたことを示づ未実装信号０Ｖ
ＥＲが出ツノされるようになっている。第２のＤ型フリ
ップフロップ２５のクロック人力Ｃにはタイミング信号
φＸが供給され、また第１および第２のＤ型フリップフ
ロップ２３．２５のデータ入力りはデータバスＤａｔａ
ＢｕＳに接続され、更に第１のＤ型フリップフロップ２
３の出力Ｑからは読出データＲｅａｄ ［）ａｔａが出
力されている。
ａをラッチする第１のＤ型フリップフロップ２３と、Ｒ
ＡＭメモリが接続されているか否かをチェックするため
に出き込んだチェック用の所定のデータ、すなわち本実
施例においては低レベルのデータをラッチづる第２のＤ
型フリップフロップ２５と、第１のＤ型フリップフロッ
プ２３のクロック人力Ｃに接続されているアンド回路２
７と、第２のＤ型フリップフロップ２５の出力Ｑに接続
されたアンド回路２９と、このアンド回路２９．の入力
に接続されたインバータ３１とから構成されている。ま
た、アンド回路２７の入力には読出モード信号ＲＥＡＤ
Ｍとタイミング信号φＬとが供給され、アンド回路２９
の入力には第２のＤ型フリップフロップ２５の出力Ｑに
加えてタイミング信号φＬとインバータ３１を介した読
出モード信ｔ’％ＲＥＡＤＭとが供給され、これにより
アンド回路２９からはＲＡＭメモリが接続されていない
アドレス部分をアクセスしたことを示づ未実装信号０Ｖ
ＥＲが出ツノされるようになっている。第２のＤ型フリ
ップフロップ２５のクロック人力Ｃにはタイミング信号
φＸが供給され、また第１および第２のＤ型フリップフ
ロップ２３．２５のデータ入力りはデータバスＤａｔａ
ＢｕＳに接続され、更に第１のＤ型フリップフロップ２
３の出力Ｑからは読出データＲｅａｄ ［）ａｔａが出
力されている。
以上のように構成されるメモリ有無検出回路は、ＲＡＭ
メモリへの書込モード時にコンピュータから供給された
情報を指定のアドレスに書き込む前に該指定のアドレス
に所定のデータ、本実施例では低レベルデータを書き込
んで力（ら直ぐに該データを読み出すというメモリ確認
動作を行ない、この動作後にコンピュータから供給され
た情報を外アドレスに硼き込むことを行なっている。そ
して、このメモリ確認動作において、古き込んだデータ
と読み出したデータとが一致した場合にはＲＡＭメモリ
はそのアドレスまで実装されていることが識別されるも
のであり、仮りにそのアドレスにＲＡＭメモリが実装さ
れていない場合には書き込んだデータと読み出したデー
タとが異なることになり、前記未実装信号０ＶＥＲが出
力されるようになっている。
メモリへの書込モード時にコンピュータから供給された
情報を指定のアドレスに書き込む前に該指定のアドレス
に所定のデータ、本実施例では低レベルデータを書き込
んで力（ら直ぐに該データを読み出すというメモリ確認
動作を行ない、この動作後にコンピュータから供給され
た情報を外アドレスに硼き込むことを行なっている。そ
して、このメモリ確認動作において、古き込んだデータ
と読み出したデータとが一致した場合にはＲＡＭメモリ
はそのアドレスまで実装されていることが識別されるも
のであり、仮りにそのアドレスにＲＡＭメモリが実装さ
れていない場合には書き込んだデータと読み出したデー
タとが異なることになり、前記未実装信号０ＶＥＲが出
力されるようになっている。
次に、第２図および第３図のタイミング波形図を参照し
て作用を説明する。
て作用を説明する。
まず、第２図を参照して読出しモードにおける動作を説
明する。読出しモードは通常の読出動作と同じであり、
読出モード信号ＲＥＡＤＭは高レベルになっている。こ
の結果、スイッチ９はオフの状態であり、アンド回路２
９はインヒビットされて出力は発生しない状態になり、
アンド回路２７のみが読出モード信号ＲＥＡＤＭによっ
てタイミング信号φＬをゲートしている。また、書込読
出制御信号Ｒ／Ｗは高レベルになり、書込モードを指定
してＲＡＭメモリに供給されているとともに、これによ
りスイッチ１３はオフ状態にある。
明する。読出しモードは通常の読出動作と同じであり、
読出モード信号ＲＥＡＤＭは高レベルになっている。こ
の結果、スイッチ９はオフの状態であり、アンド回路２
９はインヒビットされて出力は発生しない状態になり、
アンド回路２７のみが読出モード信号ＲＥＡＤＭによっ
てタイミング信号φＬをゲートしている。また、書込読
出制御信号Ｒ／Ｗは高レベルになり、書込モードを指定
してＲＡＭメモリに供給されているとともに、これによ
りスイッチ１３はオフ状態にある。
アドレス情報ＡＯ−ＡＸは今読み出そうとするＲＡＭメ
モリのアドレスを指定してＲＡＭメモリに供給されてい
る。
モリのアドレスを指定してＲＡＭメモリに供給されてい
る。
このような状態でチップセレクト信号ＣＥが発生すると
、ＲＡＭメモリの指定されたアドレスから情報が読み出
され、データバスＤａｔａ３ｕＳに出力される。この読
出データＲｅａｄ ｏａｔａはデータバスＤａｔａＢｕ
ｓから第１のＤ型フリップフロップ２３のデータ入力に
供給され、タイミング信号φＬが発生すると、アンド回
路２７を介してフリップフロップ２３のクロック端子Ｃ
への信号により第１のＤ型フリップフロップ２３にラッ
チされ、出力Ｑから読出データＲｅａｄ Ｄａｔａとし
て出力される。 次に、書込モードにおいては、読出モ
ード信号ＲＥＡＤＭおよび書込読出制御信号Ｒ／Ｗは低
レベルになっているので、スイッチ９、スイッチ１３は
オン状態になり、アンド回路２９はインバータ３１を介
した読出モード信号ＲＥＡＤＭの反転信号によりゲート
されている。
、ＲＡＭメモリの指定されたアドレスから情報が読み出
され、データバスＤａｔａ３ｕＳに出力される。この読
出データＲｅａｄ ｏａｔａはデータバスＤａｔａＢｕ
ｓから第１のＤ型フリップフロップ２３のデータ入力に
供給され、タイミング信号φＬが発生すると、アンド回
路２７を介してフリップフロップ２３のクロック端子Ｃ
への信号により第１のＤ型フリップフロップ２３にラッ
チされ、出力Ｑから読出データＲｅａｄ Ｄａｔａとし
て出力される。 次に、書込モードにおいては、読出モ
ード信号ＲＥＡＤＭおよび書込読出制御信号Ｒ／Ｗは低
レベルになっているので、スイッチ９、スイッチ１３は
オン状態になり、アンド回路２９はインバータ３１を介
した読出モード信号ＲＥＡＤＭの反転信号によりゲート
されている。
この書込モードにおいては、第３図に示すＪ：うに、ア
ドレス情報Ａが変化する１サイクルを４つの期間Ｔｏ、
Ｔ１．１’２．Ｔ３に分割し、最初の期ｆｌｌｉｌＴｏ
においては今情報を書き込もうとしている指定のアドレ
スにチェック用の所定のデータ、すなわち低レベルのデ
ータを白き込む動作を行ない、次の期間「１においては
令書き込んだチェック用の所定のデータを読み出し、こ
れをチェックして正しくない場合には未実装信号０ＶＥ
Ｒを出力し、更に次の期間Ｔ３においてはコンピュータ
等から供給され令書き込もうししている情報を書き込む
動作を行なっている。このため、タイミング信号φＤは
チェック用の所定のデータを書き込むために最初の期間
Ｔｏのみ高レベルになり、タイミング信号φＸは次の期
間Ｔ１において読み出したチェック用の所定のデータを
第２のＤ型フリップフロップ２５にラッチするように期
間Ｔ１において高レベルになっている。また、Ｍ２のＤ
型フリップ７０ツブ２５にラッチされたデータが正しく
ない場合には未実装信＠０ＶＥＲを出力するため第２の
Ｄ型フリップフロップ２５の出力信号をアンド回路２９
においてタイミング信号φＬでゲートすべく第３の期ｆ
ｌｌＴ２においてタイミング信号φＬは高レベルになっ
ている。更に、書込読出制御信号Ｒ／Ｗは回込モードを
指定するために期間Ｔｏ、Ｔ２において低レベルになり
、読出モードを指定づるために期間「１において高レベ
ルになり、チップセレクト信号ＧＥは各期間においてＲ
ＡＭメモリを指定するために低レベル状態を繰返してい
る。なお、アドレス情報ＡＯ−ＡＸは期間Ｔｏ−７４の
１サイクルの間同じ値を示している。
ドレス情報Ａが変化する１サイクルを４つの期間Ｔｏ、
Ｔ１．１’２．Ｔ３に分割し、最初の期ｆｌｌｉｌＴｏ
においては今情報を書き込もうとしている指定のアドレ
スにチェック用の所定のデータ、すなわち低レベルのデ
ータを白き込む動作を行ない、次の期間「１においては
令書き込んだチェック用の所定のデータを読み出し、こ
れをチェックして正しくない場合には未実装信号０ＶＥ
Ｒを出力し、更に次の期間Ｔ３においてはコンピュータ
等から供給され令書き込もうししている情報を書き込む
動作を行なっている。このため、タイミング信号φＤは
チェック用の所定のデータを書き込むために最初の期間
Ｔｏのみ高レベルになり、タイミング信号φＸは次の期
間Ｔ１において読み出したチェック用の所定のデータを
第２のＤ型フリップフロップ２５にラッチするように期
間Ｔ１において高レベルになっている。また、Ｍ２のＤ
型フリップ７０ツブ２５にラッチされたデータが正しく
ない場合には未実装信＠０ＶＥＲを出力するため第２の
Ｄ型フリップフロップ２５の出力信号をアンド回路２９
においてタイミング信号φＬでゲートすべく第３の期ｆ
ｌｌＴ２においてタイミング信号φＬは高レベルになっ
ている。更に、書込読出制御信号Ｒ／Ｗは回込モードを
指定するために期間Ｔｏ、Ｔ２において低レベルになり
、読出モードを指定づるために期間「１において高レベ
ルになり、チップセレクト信号ＧＥは各期間においてＲ
ＡＭメモリを指定するために低レベル状態を繰返してい
る。なお、アドレス情報ＡＯ−ＡＸは期間Ｔｏ−７４の
１サイクルの間同じ値を示している。
出込モードになって、コンピュータから今所望の情報を
書き込もうとして指定のアドレスがタイミング回路１か
らアドレス情報へ〇−ＡＸどして出力され、書込データ
Ｗ ｒｉｔｅ Ｄ ａｔａがアンド回路１９に供給さ
れて、最初の期間ＴＯになると、タイミング信号φＤが
高レベルになり、この信号のインバータ２２を介した反
転信号によりオア回路１７の出力は低レベルになる。こ
の低レベル信号はスイッチ１３を介してデータバスＤａ
ｔａＢｕｓに供給され、データバスＤａｔａ Ｂｕｓ上
の書込信号を低レベルにする。この低レベル信号が前述
したチェック用の所定のデータである。
書き込もうとして指定のアドレスがタイミング回路１か
らアドレス情報へ〇−ＡＸどして出力され、書込データ
Ｗ ｒｉｔｅ Ｄ ａｔａがアンド回路１９に供給さ
れて、最初の期間ＴＯになると、タイミング信号φＤが
高レベルになり、この信号のインバータ２２を介した反
転信号によりオア回路１７の出力は低レベルになる。こ
の低レベル信号はスイッチ１３を介してデータバスＤａ
ｔａＢｕｓに供給され、データバスＤａｔａ Ｂｕｓ上
の書込信号を低レベルにする。この低レベル信号が前述
したチェック用の所定のデータである。
この期間Ｔｏにおいては書込読出制御信＠Ｒ／Ｗは低レ
ベルであり、この時チップセレクト信号ＣＥが低レベル
になると、ＲＡＭメモリが指定され、データバスＤａｔ
ａＢｔｌＳ上のチェッ用の所定データ、すなわち低レベ
ルのデータがＲＡＭメモリの指定アドレスに個き込まれ
る。
ベルであり、この時チップセレクト信号ＣＥが低レベル
になると、ＲＡＭメモリが指定され、データバスＤａｔ
ａＢｔｌＳ上のチェッ用の所定データ、すなわち低レベ
ルのデータがＲＡＭメモリの指定アドレスに個き込まれ
る。
次の期間Ｔ１においてはタイミング信号φＤは低レベル
になり、徳込読出制御信号Ｒ・／Ｗは高レベルになって
続出モードを指定する。この高レベルの碧込読出制御信
＠Ｒ／Ｗはインバータ１５によって反転されて、スイッ
チ１３をオフにし、この時書込データＷｒｉｔｅ Ｄ
ａｔａがアンド回路１９、オア回路１７を介してデータ
バスＤａｔａＢｕｓに供給されないようにしている。期
間ゴ°１において書込続出制御信＠Ｒ／Ｗが高レベルに
なり、チップセレクト信＠ＣＥが低レベルになると、Ｒ
ＡＭメモリの指定アドレスから期間Ｔｏで書き込んだチ
ェック用の所定のデータである低レベル信号がデータバ
スＤａｔａＢＵＳ上に読み出される。この読出信号はデ
ータバスＤａｔａＢＵＳから第２のＤ型フリップフロッ
プ２５のデータ入力りに伝達され、第２の７リツプフロ
ツブ２５のクロック端子Ｃにタイミング信号φＸが供給
されると、第企のＤ型フリップフロップ２５にラッチさ
れる。このラッチ信号は第２のＤ型フリップフロップ２
５の出力Ｑからアンド回路２９に供給され、次の期間Ｔ
２においてタイミング信号φＬが発生すると、アンド回
路２９から出力される。前記チェック用の所定信号は前
の期ＷＪＪＴＯにおいて低レベル信号を佑き込んだもの
であるため、期間］゛１で読み出した信号も低レベルで
あるなら、第２のＤ型フリップフロップ２５を介してア
ンド回路２９から出力される信号も低いレベルとなり、
台指定したアドレスにＲＡＭメモリが実装されているこ
とになるが、読み出した信号が高レベルの場合には書き
込んだ信号と異なるものであるため、アンド回路２９か
らは高レベルの未実装信号０ＶＥＲが出力され、これに
よって指定されたアドレスにはＲＡＭメモリが実装すれ
ていないことが検出されるのである。
になり、徳込読出制御信号Ｒ・／Ｗは高レベルになって
続出モードを指定する。この高レベルの碧込読出制御信
＠Ｒ／Ｗはインバータ１５によって反転されて、スイッ
チ１３をオフにし、この時書込データＷｒｉｔｅ Ｄ
ａｔａがアンド回路１９、オア回路１７を介してデータ
バスＤａｔａＢｕｓに供給されないようにしている。期
間ゴ°１において書込続出制御信＠Ｒ／Ｗが高レベルに
なり、チップセレクト信＠ＣＥが低レベルになると、Ｒ
ＡＭメモリの指定アドレスから期間Ｔｏで書き込んだチ
ェック用の所定のデータである低レベル信号がデータバ
スＤａｔａＢＵＳ上に読み出される。この読出信号はデ
ータバスＤａｔａＢＵＳから第２のＤ型フリップフロッ
プ２５のデータ入力りに伝達され、第２の７リツプフロ
ツブ２５のクロック端子Ｃにタイミング信号φＸが供給
されると、第企のＤ型フリップフロップ２５にラッチさ
れる。このラッチ信号は第２のＤ型フリップフロップ２
５の出力Ｑからアンド回路２９に供給され、次の期間Ｔ
２においてタイミング信号φＬが発生すると、アンド回
路２９から出力される。前記チェック用の所定信号は前
の期ＷＪＪＴＯにおいて低レベル信号を佑き込んだもの
であるため、期間］゛１で読み出した信号も低レベルで
あるなら、第２のＤ型フリップフロップ２５を介してア
ンド回路２９から出力される信号も低いレベルとなり、
台指定したアドレスにＲＡＭメモリが実装されているこ
とになるが、読み出した信号が高レベルの場合には書き
込んだ信号と異なるものであるため、アンド回路２９か
らは高レベルの未実装信号０ＶＥＲが出力され、これに
よって指定されたアドレスにはＲＡＭメモリが実装すれ
ていないことが検出されるのである。
また、期間Ｔ２において甜込み読出−り御信＠Ｒ／Ｗが
低レベルになると、スイッチ１３はオン状態になり、書
込データＷ ｒｉｔｅ Ｄ ａｔａがデータバスｏａ
ｔａｓｕｓに供給される。そして、チップセレクト信号
ＧＥが低レベルになると、この書込データＷ ｒ＋ｔｅ
□ ａｔａがＲＡＭメモリの指定されたアドレスに
古き込まれることになるのである。
低レベルになると、スイッチ１３はオン状態になり、書
込データＷ ｒｉｔｅ Ｄ ａｔａがデータバスｏａ
ｔａｓｕｓに供給される。そして、チップセレクト信号
ＧＥが低レベルになると、この書込データＷ ｒ＋ｔｅ
□ ａｔａがＲＡＭメモリの指定されたアドレスに
古き込まれることになるのである。
なお、上記実施例ではチェック用に書き込む所定のデー
タを低レベルの信号としているが、これに限定されるも
のではない。
タを低レベルの信号としているが、これに限定されるも
のではない。
第１図はこの発明の一実施例に係わるメモリ有無検出回
路の回路ブロック図、第２図および第３図は第１図の回
路の動作を示すタイミング波形図である。 １・・・タイミング回路 ３・・・スイッチ回路５・
・・データラッチ回路 ９．１３・・・スイッチ２３．
２５・・・Ｄ形フリップ７０ツブ２９・・・アンド回路 図面の浄書（内容に変更なし） 第１図 Ｃに ＲＥＡ［）Ｍ−一−−−−−−−−−−−−−−−−−
−ｍ−−−−−−−ＲＥＡＤ Ｄａｔａ 第２図 Ｃに Ｆ２Ｑ 第３図 手続ネｔＢ正書く方式） 昭和６１年２月６日 特許庁長官 宇 賀 道 部 殿 ］、事件の表示 昭和６０年 特許願第２１７１３
１号２、発明の名称 メモリ有無検出回路３、補正
をする者 事件との関係 特許出願人 住所（居所） 神奈川県用崎市幸区堀用町７２番地氏名
（名称＞ （３０７）株式会社 東 芝代表者
佐 波 正 − ４、代理人 住 所 〒１０５東京都港区虎ノ門１丁目２番３
号虎ノ門第−ビル５階 （発送日 昭和６１年１月２８日） ６、補正の対象 図 面 ７、補正の内容 図面第１図を別紙のように補正する。 ８、添付書類の目録 図面第１図
路の回路ブロック図、第２図および第３図は第１図の回
路の動作を示すタイミング波形図である。 １・・・タイミング回路 ３・・・スイッチ回路５・
・・データラッチ回路 ９．１３・・・スイッチ２３．
２５・・・Ｄ形フリップ７０ツブ２９・・・アンド回路 図面の浄書（内容に変更なし） 第１図 Ｃに ＲＥＡ［）Ｍ−一−−−−−−−−−−−−−−−−−
−ｍ−−−−−−−ＲＥＡＤ Ｄａｔａ 第２図 Ｃに Ｆ２Ｑ 第３図 手続ネｔＢ正書く方式） 昭和６１年２月６日 特許庁長官 宇 賀 道 部 殿 ］、事件の表示 昭和６０年 特許願第２１７１３
１号２、発明の名称 メモリ有無検出回路３、補正
をする者 事件との関係 特許出願人 住所（居所） 神奈川県用崎市幸区堀用町７２番地氏名
（名称＞ （３０７）株式会社 東 芝代表者
佐 波 正 − ４、代理人 住 所 〒１０５東京都港区虎ノ門１丁目２番３
号虎ノ門第−ビル５階 （発送日 昭和６１年１月２８日） ６、補正の対象 図 面 ７、補正の内容 図面第１図を別紙のように補正する。 ８、添付書類の目録 図面第１図
Claims (1)
- 指定したアドレスにメモリが、接続されているか否かを
検出するメモリ有無検出回路であつて、メモリに対する
書込みモード時に指定のアドレスに所定の情報を書き込
んでから続けて該情報を読み出す情報書込読出手段と、
該情報書込読出手段によつて読み出した情報と前記所定
の情報との比較結果によつてメモリの有無を検出する検
出手段とを有することを特徴とするメモリ有無検出回路
。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60217131A JPS6277661A (ja) | 1985-09-30 | 1985-09-30 | メモリ有無検出回路 |
| KR1019860008116A KR910000988B1 (ko) | 1985-09-30 | 1986-09-27 | 메모리접속상태 검출회로 |
| EP86113400A EP0217348B1 (en) | 1985-09-30 | 1986-09-30 | Memory connected state detecting circuit |
| DE3650136T DE3650136T2 (de) | 1985-09-30 | 1986-09-30 | Schaltung zur Speicherschaltzustanderkennung. |
| US06/913,394 US4866662A (en) | 1985-09-30 | 1986-09-30 | Memory connected state detecting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60217131A JPS6277661A (ja) | 1985-09-30 | 1985-09-30 | メモリ有無検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6277661A true JPS6277661A (ja) | 1987-04-09 |
Family
ID=16699337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60217131A Pending JPS6277661A (ja) | 1985-09-30 | 1985-09-30 | メモリ有無検出回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4866662A (ja) |
| EP (1) | EP0217348B1 (ja) |
| JP (1) | JPS6277661A (ja) |
| KR (1) | KR910000988B1 (ja) |
| DE (1) | DE3650136T2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102014005662A1 (de) | 2014-04-17 | 2015-10-22 | Salzgitter Flachstahl Gmbh | Werkstoffkonzept für einen umformbaren Leichtbaustahl |
| CN109491870A (zh) * | 2018-11-15 | 2019-03-19 | 江苏省无线电科学研究所有限公司 | 一种传感器的接入状态的检测方法及装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52149036A (en) * | 1976-06-04 | 1977-12-10 | Hitachi Ltd | Detection method for memory capacity |
| JPS5431235A (en) * | 1977-08-12 | 1979-03-08 | Matsushita Electric Ind Co Ltd | Memory extension system for microcomputer |
| JPS55153198A (en) * | 1979-05-14 | 1980-11-28 | Sharp Corp | Confirmation system for memory capacity |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3579199A (en) * | 1969-02-03 | 1971-05-18 | Gen Motors Corp | Method and apparatus for fault testing a digital computer memory |
| US3751649A (en) * | 1971-05-17 | 1973-08-07 | Marcrodata Co | Memory system exerciser |
| US3815103A (en) * | 1973-01-02 | 1974-06-04 | Honeywell Inf Systems | Memory presence checking apparatus |
| US4195770A (en) * | 1978-10-24 | 1980-04-01 | Burroughs Corporation | Test generator for random access memories |
| US4369511A (en) * | 1979-11-21 | 1983-01-18 | Nippon Telegraph & Telephone Public Corp. | Semiconductor memory test equipment |
| GB2087607B (en) * | 1980-11-06 | 1984-10-24 | British Gas Corp | Computer-based control system |
| US4370746A (en) * | 1980-12-24 | 1983-01-25 | International Business Machines Corporation | Memory address selector |
| US4450560A (en) * | 1981-10-09 | 1984-05-22 | Teradyne, Inc. | Tester for LSI devices and memory devices |
| US4486855A (en) * | 1982-01-28 | 1984-12-04 | Ncr Corporation | Activity detector usable with a serial data link |
| JPS59185097A (ja) * | 1983-04-04 | 1984-10-20 | Oki Electric Ind Co Ltd | 自己診断機能付メモリ装置 |
| US4601034A (en) * | 1984-03-30 | 1986-07-15 | Texas Instruments Incorporated | Method and apparatus for testing very large scale integrated memory circuits |
-
1985
- 1985-09-30 JP JP60217131A patent/JPS6277661A/ja active Pending
-
1986
- 1986-09-27 KR KR1019860008116A patent/KR910000988B1/ko not_active IP Right Cessation
- 1986-09-30 EP EP86113400A patent/EP0217348B1/en not_active Expired - Lifetime
- 1986-09-30 US US06/913,394 patent/US4866662A/en not_active Expired - Lifetime
- 1986-09-30 DE DE3650136T patent/DE3650136T2/de not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52149036A (en) * | 1976-06-04 | 1977-12-10 | Hitachi Ltd | Detection method for memory capacity |
| JPS5431235A (en) * | 1977-08-12 | 1979-03-08 | Matsushita Electric Ind Co Ltd | Memory extension system for microcomputer |
| JPS55153198A (en) * | 1979-05-14 | 1980-11-28 | Sharp Corp | Confirmation system for memory capacity |
Also Published As
| Publication number | Publication date |
|---|---|
| KR910000988B1 (ko) | 1991-02-19 |
| EP0217348A3 (en) | 1989-11-08 |
| EP0217348B1 (en) | 1994-11-09 |
| DE3650136T2 (de) | 1995-04-13 |
| EP0217348A2 (en) | 1987-04-08 |
| DE3650136D1 (de) | 1994-12-15 |
| US4866662A (en) | 1989-09-12 |
| KR870003510A (ko) | 1987-04-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2573566B2 (ja) | バスコンバータ | |
| US4137563A (en) | Circuitry for reducing power dissipation in equipment which operates in synchronism with clock pulses | |
| US4159541A (en) | Minimum pin memory device | |
| JP2595314B2 (ja) | 誤書き込み防止機能を備えたｉｃカ―ド | |
| EP0186006A2 (en) | Multiprocessor system | |
| US5386539A (en) | IC memory card comprising an EEPROM with data and address buffering for controlling the writing/reading of data to EEPROM | |
| EP0266836A2 (en) | Data processing system including a watch-dog circuit | |
| JP3364133B2 (ja) | カード、ホスト装置、及び、ドライブ装置 | |
| JPH0816896B2 (ja) | スレーブ型インターフェース回路 | |
| US5341480A (en) | Method and apparatus for providing a two conductor serial bus | |
| JPS6243277B2 (ja) | ||
| US7174473B2 (en) | Start detection circuit, stop detection circuit and circuit for the detection of data transmitted according to the IIC protocol | |
| US4845657A (en) | Controller integrated circuit | |
| KR100314413B1 (ko) | 내부상태확정장치및집적회로카드 | |
| JPS6277661A (ja) | メモリ有無検出回路 | |
| US5444722A (en) | Memory module with address error detection | |
| JP2535532Y2 (ja) | マイコンダイアラ | |
| JPS6135580B2 (ja) | ||
| JP3039631B2 (ja) | 信号線監視装置 | |
| JPS6314440B2 (ja) | ||
| JP3487116B2 (ja) | 半導体装置、及びこれを具備する電子機器 | |
| JP2578057Y2 (ja) | モジュールアドレスの設定装置 | |
| JP2896148B2 (ja) | 制御情報のリードライト制御方式 | |
| JPS6359167B2 (ja) | ||
| JP3231683B2 (ja) | シリアル・データ転送方法及び装置 |