JPH0816896B2 - スレーブ型インターフェース回路 - Google Patents

スレーブ型インターフェース回路

Info

Publication number
JPH0816896B2
JPH0816896B2 JP60122833A JP12283385A JPH0816896B2 JP H0816896 B2 JPH0816896 B2 JP H0816896B2 JP 60122833 A JP60122833 A JP 60122833A JP 12283385 A JP12283385 A JP 12283385A JP H0816896 B2 JPH0816896 B2 JP H0816896B2
Authority
JP
Japan
Prior art keywords
signal
flip
flop
input terminal
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP60122833A
Other languages
English (en)
Other versions
JPS616752A (ja
Inventor
ステフアン・バルブ
レオナルダス・フアルケステイン
フランシスカス・アロイシウス・マリア・フアン・デ・ケルクホフ
Original Assignee
エヌ ベー フィリップス フルーイランペンファブリケン
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by エヌ ベー フィリップス フルーイランペンファブリケン filed Critical エヌ ベー フィリップス フルーイランペンファブリケン
Publication of JPS616752A publication Critical patent/JPS616752A/ja
Publication of JPH0816896B2 publication Critical patent/JPH0816896B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G06F13/4291—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a clocked protocol

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)
  • Communication Control (AREA)
  • Information Transfer Systems (AREA)
  • Memory System (AREA)
  • Small-Scale Networks (AREA)
  • Selective Calling Equipment (AREA)
  • Logic Circuits (AREA)

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、２線直列バスにより供給されるデータ及び
クロック信号を受信する入力端子と、前記バスから前記
入力端子に受信された信号を受信するレジスタと、該レ
ジスタに受信されたデータを記憶するメモリとを具え、
記憶されたデータをユーザ回路に供給するスレーブ型イ
ンターフェース回路に関するものである。
（従来の技術） この種の回路は1984年４月11日に公告された本出願人
の出願に係る欧州特許第51332号（特公昭63−65178号に
対応）から既知の２線直列バスシステムに必要とされ
る。
このような２線直列バスシステムは、特にコンシュー
マエレクトロニクス装置、例えばテレビジョン受信機、
ビデオレコーダ又はコンパクトディスクプレーヤ内の種
々の集積回路間で主として制御データを２線直列バスを
介して通信するいわゆるI2C（Inter−IC）バスシステム
として商業上広く知られているが、本発明はこれに限定
されるものではない。このようなバスシステムではデー
タの前にアドレスを送ってデータを受信すべき集積回路
を指定している。
（発明が解決しようとする課題） しかし、I2Cバス登場前に設計された既存の種々の集
積回路は専用の相互接続回線により相互接続され、専用
の相互接続回線を経て制御信号を直接受信するものであ
り、バスからアドレスし得るものではなく、また既存の
集積回路はデータの全ビットを並列に受信するものであ
り、２線直列バスを経て直列に伝送されてくるデータを
受信することができるものでない。従って、既存の集積
回路は２線直列バスシステムに使用することができない
という問題がある。
本発明の目的は、この問題に鑑み、２線直列バスから
アドレスすることができ且つデータを直列−並列変換し
て出力する簡単且つ安価なスレーブ型インターフェース
回路を提供することにある。
（課題を解決するための手段） この目的のために、本発明は、データ信号ラインとク
ロック信号ラインを有する２線直列バスのそれぞれのラ
インに接続し得るデータ入力端子及びクロック入力端子
を有するスレーブ型インターフェース回路において、 当該回路を識別する複数のプリセットアドレスビット
を受信する複数のアドレス指定入力端子と、 前記クロック入力端子からのクロック信号によりクロ
ックされ、前記データ入力端子からアドレスビットシー
ケンス及びデービットシーケンスを受信するシフトレジ
スタであって、その下流端にシーケンス終了時に受入終
了信号を発生する出力端子を有するシフトレジスタと、 前記クロック入力端子からのクロック出力によりクロ
ックされ前記受入終了信号を記憶する第１制御フリップ
フロップと、 前記第１制御フリップフロップの出力によりクロック
され、反転出力と入力端子との間に帰還結合を有してい
るポインタフリップフロップと、 前記第１制御フリップフロップのセット状態と前記ポ
インタフリップフロップのリセット状態を検出し、前記
シフトレジスタを初期状態にリセットさせるロジック手
段と、 前記シフトレジスタの予め決めた複数の段の出力と前
記プリセットアドレスビットとを比較し、一致するとき
識別信号を発生して記憶回路に供給する論理比較器と、 前記第１制御フリップフロップ及び前記ポインタフリ
ップフロップがともにセット状態であると同時に記憶さ
れた識別信号及び受入終了信号が存在するときこれを検
出し、前記シフトレジスタの内容をメモリに並列にロー
ディングさせるANDゲートと、 前記メモリの出力が並列に供給されるデコーダとを具
えたことを特徴とする。
（作用） このような構成によれば、２線直列バスから到来する
アドレスがアドレス入力端子S0〜S1のアドレスA0〜A1と
一致し、更に後続の関連するデータがシフトレジスタに
完全に入力し終えたときにのみこのデータがメモリに正
しく並列に書き込まれ、デコーダを介してユーザ回路に
供給される。
（発明の実施態様） 本発明回路の一例においては、前記第１制御フリップ
フロップの出力が状態“1"で前記ポインタフリップフロ
ップの出力が状態“0"のときに前記シフトレジスタ（RE
G）の第１フリップフロップ（R0）を状態“1"にセット
すると共に他のフリップフロップ（R1,……R8）を状態
“0"にリセットすることによって前記シフトレジスタを
アドレスシーケンスとデータシーケンスの間で初期設定
する。
この回路は、前記第１デコーダの出力端子に得られる
論理信号を、いわゆるインターフェース回路“オフ”信
号の存在中、スイッチすべきチャンネルに転送するのを
禁止する一連の論理ゲートによって不動作にすることが
できる。
この“オフ”信号は、一方の入力端子に前記オフ信号
を受信し、他方の入力端子に、前記シフトレジスタの第
１フリップフロップからロードされた前記メモリの第１
フリップフロップからの出力を受信する許可ゲートによ
り有効化することができる。
この回路は、回路がスイッチオンされたときに前記メ
モリ及びシフトレジスタの初期設定を制御するパルスを
発生するパルス発生器により初期設定することができ
る。
変形例においては、前記欧州特許に従ってバスがサイ
クルの開始情報と停止情報を情報信号とクロック信号の
論理関係により与えるようにする。
この場合には回路に第３および第４の制御フリップフ
ロップを設け、回路が第１状態にあるときにこれらフリ
ップフロップの入力端子にクロック信号を受信させると
共に、前者は情報信号により、後者は反転情報信号によ
りクロックして、第３フリップフロップは前記サイクル
の開始時に対応するクロック信号と情報信号との第１タ
イプの一致により状態“1"にセットされ、第４フリップ
フロップは前記サイクルの終了時に対応するクロック信
号と情報信号との第２タイプの一致により状態“1"にセ
ットされるようにすると共に第３フリップフロップはク
ロック信号の反転信号によりゼロにリセットされ、第４
フリップフロップは第３フリップフロップの出力により
ゼロにリセットされるようにし、第４フリップフロップ
の出力により、これが論理状態“1"のとき、前記シフト
レジスタの第１フリップフロップの状態“1"のセット及
びこのシフトレジスタの他のフリップフロップのゼロへ
のリセットを発生するようにする。
第４フリップフロップはアドレスシーケンス後に識別
信号が記憶されなかった場合に論理“1"状態に切換えら
れるようにするのが有利である。これを達成するため
に、第４フリップフロップを前記記憶識別信号が論理状
態“0"で前記第１フリップフロップの出力が“1"のとき
に論理状態“1"にセットされ、シフトレジスタの初期設
定を発生する出力端子を有するよう設計する。
第４フリップフロップは前記パルス発生器により発生
されるパルスにより又は第１及び第２フリップフロップ
の出力及びクロック信号がともに論理“1"レベルにある
とき（サイクルの終了検出）に論理“1"状態にセットさ
れる出力端子を有するようにすることもできる。
シフトレジスタは第４フリップフロップ及び必要に応
じ第３フリップフロップが状態“1"の出力を有するとき
に初期設定することができる。この初期設定は、第４フ
リップが、回路が不作動状態にあることを検出すると
き、又は第３フリップフロップがサイクルの途中におい
てサイクルの開始に対応する不慮の一致の受信を示すと
きに発生する。
アドレスシーケンスに続くデータシーケンスを受入れ
るために、回路には、クロック信号により同期され且つ
入力端子に前記シーケンス受入終了信号と記憶識別信号
の論理積を受信し、出力端子にバスに向け転送許可信号
（ACK）を発生する受入許可フリップフロップ（R9）を
設けるのが有利である。この受入許可フリップフロップ
により第１制御フリップフロップをゼロにリセットする
と共に、第４制御フリップフロップを状態“1"にセット
することもできる。
本発明の一例においては、前記識別信号を記憶する回
路は２個のNANDゲートを具え、一方のNANDゲートの出力
端子を他方のNANDゲートの一方の入力端子に結合し、他
方のNANDゲートの出力端子を一方のNANDゲートの一方の
入力端子に結合し、一方のNANDゲートの他方の入力端子
は前記ポインタフリップフロップの出力が論理状態“0"
でクロック信号が論理状態“1"の場合にのみ前記識別信
号の反転信号を受信し、他方のNANDゲートの他方の入力
端子は前記第３及び第４フリップフロップの出力の反転
出力の論理積を受信して各サイクル中識別信号の記憶を
維持し得るように構成する。
以下本発明を図面を参照して実施例につき詳細に説明
するが、本発明はこの実施例に限定されるものではな
い。
（好適実施例の説明） 第１図に示すように、本発明インターフェース回路は
アドレス指定入力端子S0,S1,S2を具える。これら端子は
それぞれ所定の電位、例えば回路の電源電圧又はアース
の何れかにワイヤで接続して各ビットが“0"又は“1"に
符号化されたアドレスA0,A1及びA2を発生させることが
できる。斯かるアドレスはマルチステートロジック回路
及びデコーダから発生させることもできる。
アドレスシーケンス識別回路AICはシフトレジスタREG
から出る信号と、指定アドレスに対応する信号A0,A1及
びA2を受信する。この回路はこれらの信号を論理比較し
て指定アドレスA0,A1,A2がバスにより送られてきたアド
レスに一致するか否かを識別すると共にサイクルのアド
レスシーケンス中に伝送されてくる固定値のフラグを確
認する（この目的は信号の伝送中に起こり得るエラーを
検出するためである）。アドレスシーケンス識別回路は
その出力端子に識別論理信号DVAを発生し、この信号
は、バスロジックBUSLにより受信される。
バスロジックBUSLは更に情報信号SDA及びクロック信S
CLを受信して各サイクルの開始と終了を認識する。バス
ロジックBUSLは更にシーケンスを構成する全ビットがレ
ジスタREGにより受信されたときにレジスタREGにより発
生されるシーケンス受入終了信号ACNを受信する。バス
により伝送されてくる情報サイクルはデータシーケンス
が後続するアドレスシーケンスから成るのが代表的であ
る。
バスロジックBUSLは次の３つの論理信号に基づいて回
路を制御する。
（ａ）各シーケンスの開始時及びアドレスが認識されな
いとき又はアドレスが存在しないときにも発生されるシ
フトレジスタREGに対するゼロリセット信号RST1; （ｂ）バスロジックによるシーケンスの受入を確認し、
バス（入力端子L1）に伝送してバスによる次のシーケン
スの伝送を許可する許可信号ACK; （ｃ）レジスタREGからのデータのメモリＭへのロード
を制御する信号LDA;メモリＭはスイッチングデコーダCD
ECを介して一連のスイッチCOMを制御する。
本例インターフェース回路を電源に接続すると、電源
電圧がパルス発生器PGに供給され、このパルス発生器が
バスロジックBUSL,レジスタREG及びメモリＭの初期設定
用パルスPONを発生する。これから先の説明においては
Ｄ型フリップフロップは全てタイミング入力端子に供給
されるパルスの負縁でローディングが生ずるタイプのも
のを選択してあるものとする。正縁でローディングが生
ずるタイプのフリップフロップを使用することもできる
こと明らかである。
（メモリ及びその制御） 第２図に示すように、メモリＭは８個のＤ型フリップ
フロップM0〜M7を具え、スイッチングデコーダCDECはメ
モリビットM1及びM2からの情報を処理するデコーダCDEC
1と、メモリビットM3〜M7に対する直接制御部とから成
る。スイッチングブロックCOMは本例では９個の制御ス
イッチI1〜I9から成る。
もっと詳細に説明するとフリップフロップM0〜M7はそ
れらの入力端子ＤにレジスタREGの出力QR0〜QR7をそれ
ぞれ受信する。レジスタREGは、例えば第３図に示すよ
うに論理情報SDAを直列に受信するフリップフロップR0
〜R7を具えるシフトレジスタから成る。フリップフロッ
プM0〜M7は各々その入力端子CKに、データをメモリにロ
ードするための反転信号▲▼を受信する。信号LD
Aがローディングを許可する状態“1"に変化すると、信
号▲▼は“0"に変化し、フリップフロップM0〜M7
の入力端子CKをエネーブルする負縁を発生する。フリッ
プフロップM0〜M7は更にそれらのリセットツーゼロ入力
端子Ｒに、回路が電源に接続されたときに発生されるパ
ルスPONを受信する。
９個の制御スイッチI1〜I9は９個のANDゲート101〜10
9からの出力を受信する。これらANDゲートの一方の入力
端子はNANDゲート90からの出力を受信する。ANDゲート1
01〜104の他方の入力端子はデコーダCDEC1からの出力を
受信し、ANDゲート105〜109の他方の入力端子はメモリ
フリップフロップM3〜M7からの出力M3（Ｑ）〜M7（Ｑ）
をそれぞれ受信する。
ANDゲート90の出力が状態“1"にあるとき（通常はOFF
＝“0"）、ゲート101〜109はスイッチI0〜I9をM1〜M7に
ストアされているデータにより制御することができ、デ
コーダCDEC1に供給されるメモリフリップフロップM1及
びM2の出力端子の論理信号QM1及びQM2がその４つの取り
得る状態に従ってスイッチI1〜I4を制御し、例えばこれ
ら４個のスイッチの１個を閉じる。
更に説明すると、フリップフロップM0は“OFF"命令を
エネーブルする状態を記憶するためのものである。メモ
リM0からの反転出力M0（Ｐ）はNANDゲート90の一方の入
力端子に供給され、その他方の入力端子は図示してない
ソースから前記“OFF"命令を受信する。メモリフリップ
フロップM0からの反転出力PM0はレベル“1"のときにゲ
ート90を経て“OFF"命令の送出をエネーブルする。この
ときゲート101〜109の出力が“0"になってスイッチI1〜
I9を威勢する。
（他のサブシステムの説明） 第３図に示すように、レジスタREGは９個のＤ型フリ
ップフロップR0〜R8から成るシフトレジスタである。レ
ジスタビットR0〜R7の出力端子Ｑは次のレジスタビット
の入力端子Ｄに接続してある。フリップフロップR0〜R8
は各々その入力端子CKにおいてクロック信号SCLの反転
値▲▼により同期され、クロック信号SCLの正縁
で動作する。NANDゲート63の出力端子に発生する初期設
定信号RST1によりフリップフロップR0が状態“1"（入力
端子Ｓ）にセットされると共にフリップフロップR1〜R8
が“0"にリセットされる。各サイクル前に、信号RST1が
初期設定を行い、R0（Ｑ）＝１になる。これは第4a図に
示すサイクルの開始ビットSTAに時間的に対応する。▲
▼により同期されるこのシフトレジスタはアドレ
スシーケンスＡの全ビットを受信する。このシーケンス
がシフトレジスタ内に正しく位置するのは初期設定時に
R0にロードされた論理“1"がR8にシフトされたときであ
る。このときビットA6がR7に、A5がR6に、……A0がR1に
ストアされる。ビットＷは常に“0"に等しい。アドレス
シーケンスのビットA2,A1及びA0は指定アドレスの対応
するビットと、３個の排他NORゲート10,11及び12により
比較される。ゲート10はその入力端子にA0とＱ（R1）
を、ゲート11はA1とＱ（R2）を、ゲート12はA2とＱ
（R3）をそれぞれ受信する。アドレスシーケンス中の伝
送アドレスA0,A1,A2が指定アドレスに一致する場合、各
ゲート10,11,12はその出力端子に論理“1"を発生する。
第３図の実施例では、ビットA6,A5,A4及びA3は当該回路
のタイプに対しては常に固定値1001を有する識別情報を
構成するものとする。従って、アドレスシーケンスの完
全な識別は、その入力端子に出力Ｑ（R7）及びＱ（R4）
と、反転出力Ｐ（R6）及びＰ（R5）と、ゲート10,11,12
からの出力を受信し、その出力端子に識別信号DVAを発
生する多入力AVDゲート15により行われる。ゲート10,1
1,12及び15はアドレス／シーケンス識別回路AICを構成
する。他方、出力Ｑ（R8）はシーケンス受入終了論理信
号ACNを発生する。アドレスシーケンス中のA0後のビッ
トＷは先の取決めにより“0"であり、これは“書込”モ
ードを表わし、その識別も出力Ｐ（R0）をゲート15の入
力端子に供給することにより行うことができる。
一点鎖線で囲んである第３図の下側部はバスロジック
BUSLを構成する。
バスロジックBUSLは、R8の出力端子Ｑに発生する信号
ACNをＤ端子に受信すると共に同期入力端子CKにクロッ
ク信号SCLを受信するＤ型の第１制御フリップフロップD
C1と、同じく同型の第２制御又はポインタフリップフロ
ップPNTを具え、このポインタフリップフロップはその
反転出力端子をそのＤ入力端子にレトロ結合し、その同
期入力端子CKを第１フリップフロップDC1の出力端子Ｑ
に接続してある。このポインタPNTの目的はサイクルの
アドレスシーケンス又はデータシーケンスのどちらが進
行中かを指示することにある。
同じくＤ型の第３及び第４制御フリップフロップSTR
及びSTPはサイクルの開始と終了を制御する働きをす
る。バスは、サイクルの開始を、クロック信号SCLがレ
ベル“1"にあるときの信号SDAのレベル“1"から“0"へ
の遷移により指示すると共に、サイクルの終了をクロッ
ク信号SCLがレベル“1"にあるときの信号SDAのレベル
“0"から“1"への遷移により指示する（第4b図参照）。
他方、信号SDAの情報搬送遷移はクロック信号SCLが論理
レベル“0"にあるときに生ずる。第４フリップフロップ
STPは回路がバスに対してエネーブル状態か非エネーブ
ル状態かを指示する。非エネーブル状態の場合にはその
出力がレジスタREGを初期設定する。
第３フリップフロップSTRはそのＤ入力端子にクロッ
ク信号SCLを受信すると共にその同期入力端子CKにおい
て信号SDAにより同期されてサイクルの開始を検出す
る。第４フリップフロップSTPはそのＤ入力端子にクロ
ック信号SCLを受信すると共にその同期入力端子CKにお
いてインバータ28からの信号SDAの反転信号▲▼
により同期されてサイクルの終了を検出する。第３フリ
ップフロップSTRの出力ＱをポインタフリップフロップP
NT及び第４フリップフロップSTPのリセットツーゼロ入
力端子Ｒに供給する。第３フリップフロップSTRはイン
バータ60からその入力端子Ｒに供給される反転クロック
信号▲▼によりゼロにリセットされる。ゲート15
の出力端子に発生される識別信号DVAは、２個のNANDゲ
ート66及び67の出力端子をゲート67及び66の入力端子に
相互接続して成るフリップフロップにより記憶される。
この記憶処理はNANDゲート65によりエネーブルされ、DV
A＝1,SCL＝１及びPNTQ（ポインタ出力）＝０のときに発
生する。この最後の条件はサイクルのアドレス部分が進
行中であることを指示し、データシーケンス中における
偶発的な識別を回避するためである。これがためNANDゲ
ート65はその入力端子に信号DVA及びSCLとポインタフリ
ップフロップPNTからの反転Ｐ出力を受信し、その出力
端子をNANDゲート66の他方の入力端子に接続する。他
方、NANDゲート67の他方の入力端子は、制御フリップフ
ロップSTR及びSTPの反転出力端子Ｐに入力端子が接続さ
れたANDゲート70の出力端子に発生する信号STNを受信す
る。STN＝１である限り、一時的な信号DVAがゲート66の
出力端子に信号ADCの形で記憶維持される。信号STNの状
態“0"への復帰はこの記憶信号の消去を意味する。フリ
ップフロップR0〜R8の初期設定はNANDゲート63の出力端
子に発生する信号RST1により行われる。NANDゲート63は
一方の入力端子に第４フリップフロップSTPの反転出力
Ｐ（STPQ＝１のとき初期設定）、好適には図に示すよう
にANDゲート70からの出力信号STNを受信する。後者の場
合、STPQ又はSTRQが“1"のときに初期設定が生じ、これ
はサイクルが実際に進行している間にサイクルの開始に
対応する不慮の一致が生じた場合にもレジスタREGが初
期設定されることを意味する。NANDゲート63はその他方
の入力端子に、NANDゲート44の出力端子に発生する信号
RST2を受信する。NANDゲート44はその３つの入力端子
に、クロック信号SCL、第１制御フリップフロップDC1の
出力及びポインタPNTからの反転出力Ｐを受信する。
従って、フリップフロップR0〜R8はフリップフロップ
STPが回路の非エネーブル状態（STPQ＝１）をストアす
るとき、又はアドレスシーケンスとデータシーケンスと
の間（RST2）及びサイクルの開始時にも初期設定され
る。
Ｄ型フリップフロップR9はその出力端子Ｐに反転許可
論理信号▲▼を発生し、この信号を論理状態“0"
が受入許可を意味する。フリップフロップR9はそのロー
ディング制御入力端子CKにおいてクロック信号SCLによ
り同期され、その入力端子Ｄに、シーケンス受入終了信
号ACN及び記憶識別信号ADCを受信するANDゲート16から
の出力を受信する。
フリップフロップM0〜M7のローディングはそれらのロ
ーディング入力端子CKに供給される反転ロード信号▲
▼により▲▼が状態“0"に変化するときに制
御される。信号▲▼は、シーケンス受入終了信号
ACNと、記憶識別信号ADCと、第１フリップフロップDC1
の出力ＱとポインタフリップフロップPNTの出力Ｑを受
信するNANDゲート33から得られる。これがため、ローデ
ィングは回路により指定されたアドレスに対応するアド
レスシーケンスが識別された後にデータシーケンスの終
了が検出されたときに制御される。
第４フリップフロツプSTPは４個の入力端子を有するN
ANDゲート71からの出力により状態“1"にセットされ
る。このゲートの第１入力端子はSTPの反転出力Ｐを受
信し（STPの状態“1"の自己保持）、その第２入力端子
は電圧が最初に印加されたときに発生する反転パルス▲
▼を受信する（これによりSTPは電圧の最初の印
加ににより状態“1"にセットされる）。
ゲート71の第３入力端子はクロック信号SCL、フリッ
プフロップDC1の出力Ｑ及びポインタPNTの出力Ｑが入力
するNANDゲート69からの出力を受信する（これによりST
Pはバスの故障中でもサイクルの終了時に状態“1"にセ
ットされる）。その第４入力端子はフリップフロップDC
1の出力ＱとNANDゲート67からの反転値▲▼が入
力するNANDゲート68からの出力を受信する（これによ
り、STPは識別信号が発生されず記憶されなかった場合
にアドレスシーケンスの終了時に状態“1"にセットされ
る）。
最後に、パルスPONは第１制御フリップフロップDC1お
よびフリップフロップR9をゼロにリセットする。
（２つのタイミング図の説明） 第4a及び4bを参照して回路の動作を、バスにより供給
される情報サイクルが回路の入力端子S0,S1及びS2にお
ける指定アドレスA0,A1,A2に対応する場合について以下
に説明する。
開始状態STAはSCL＝１のときの情報信号SDAの負縁に
対応する。これはフリップフロップSTRにより検出さ
れ、その出力STRQがSDAの負縁時に状態“1"に変化し、
この状態“1"への変化はフリップフロップSTP及びPNTの
Ｑ出力をゼロにリセットすると共にADC＝０にする（STN
＝０及びDVA＝０であるため）。このときSTPの出力Ｐが
状態“1"に変化し（STPQ＝０）、RST1が状態“0"に変化
する。その前の初期設定のためにフリップフロップR0は
この瞬時に状態“1"にあり、フリップフロップR1〜R8は
状態“0"にある。フリップフロップSTRからのＱ出力は
開始クロックパルスSCLの負縁により“0"状態に戻る。
バスはアドレスシーケンスＡを、フリップフロップR8が
初期設定の瞬時にR0にストアされた論理値“1"を受信
し、第８クロックパルスの正縁時においてACN＝１にな
るまで送出する。このときビットA6がフリップフロップ
R7に、A5がR6に、……A0がR1に位置し、Ｗ＝０がR0に位
置する。
バスより送られてきたアドレスが回路により指定され
たアドレスに対応するとき、ANDゲート15がDVA＝１を出
力し、この信号はポインタPNTからの出力Ｐが第８クロ
ックパルスSCLから“1"状態にあるためにゲート65を通
過し、信号ADCが状態“1"に変化する。次のクロックパ
ルスのときにパルスDVAは再び“0"に変化するが、ADC
は、STR及びSTPからの出力Ｐがともに“1"であり従って
STN＝１であるためにレベル“1"に維持される。
信号ACN及びADCの同時存在はゲート16により検出さ
れ、フリップフロップR9の出力端子Ｐに第８クロックパ
ルスの負縁において信号▲▼を発生する。
この信号▲▼はゲート16の出力が第９クロック
パルスの負縁瞬時に“0"になるためこの瞬時に消去され
る。これがため、ACKはACNに同一の信号になるが半クロ
ック周期だけ遅延したものとなる。これがため、この信
号は第９クロックパルスが高レベルにあるときに存在
し、従ってアドレスシーケンスＡとデータシーケンスＤ
との間の、この目的のために設けられたスペースに存在
する。バスシステムがこの信号を処理する方法は前記欧
州特許に開示されている。
信号ACNはフリップフロップDC1を第８クロックパルス
の負縁において状態“1"にセットする（DC1Q＝１）。DC
1Qは、信号ACNが第９クロックパルスの負縁では“0"に
戻っているためこのクロックパルスの負端で“0"に戻
る。このDC1Qの負縁はポインタPNTの出力を状態“1"に
変化せしめる（PNTQ＝１）。これがためポインタPNTは
サイクルのデータシーケンスＤが今から受信されること
を指示する。
第９クロックパルスSCLの持続時間中はSCL＝1,DC1Q＝
１及びPNTQ＝０であり、従ってRST1＝１になり、これに
よりレジスタREGの初期設定が行われ、R0が状態“1"
に、R1〜R8が状態“0"に設定される。
斯くしてデータシーケンスの到来はADC＝１及びPNT＝
１の状態で生ずる。
アドレスシーケンスＡの場合と同様に、初期設定の時
にR0にストアされた論理“1"がシフト処理によりR8に転
送されてシーケンスＤにおける第８クロックパルスの正
縁においてACN＝１を発生する。このACNは次のクロック
パルスの正縁で“0"に戻る。このときビットD7はR7に、
D6はR6に、……、D0はR0にストアされている。また、シ
ーケンスＤの第８クロックパルスの負縁においてDC1Q＝
１が発生し、このDC1Qは次のクロックパルスの負縁で
“0"に戻る。
シーケンスＤの第８クロックパルスの負縁と次のクロ
ックパルスの正縁との間においてDC1Q＝PNTQ＝ACN＝ADC
＝１が生じ、従ってクロックパルスの半周期の間LDA＝
１になり、これによりR0〜R7の内容がメモリフリップM0
〜M7に並列に転送される。特に、MoはR0からビットD0を
受信する。原則としてD0＝０はゲート90の入力端子のOF
F命令をエネーブルすることができる（第２図）。
OFF命令がD0によりディエネーブル又は禁止されると
スイッチI1〜I9の開及び閉がメモリM0〜M7の新しい内容
に従って変更される。
アドレスシーケンスＡの場合と同様に、フリップフロ
ップR9がシーケンスＤの第８クロックパルスの負縁と第
９クロックパルスの負縁の間に信号ACK＝１を発生す
る。シーケンスＤの第９クロックパルスの負縁における
DC1Qの“0"への変化によりポインタPNTの“0"へのリセ
ットが生じる（PNTQ＝０）。サイクルの終了時に、バス
はクロック信号SCLがレベル“１にあるときのSDAの正縁
から成る“オフ”信号を伝送し、これによりSTPQ＝１に
なり、従ってSTN＝０になり、ADC＝０及びRST1＝１にな
る（レジスタREGの初期設定）。本発明インターフェー
ス回路の改良例はバスが斯かる“オフ”信号の発生を失
敗した場合にも満足に動作する。
これは、サイクルの終了フェーズにおいてDC1Q＝PNTQ
＝１の一時的な特有状態が発生してこれによりゲート69
がフリップフロップSTPをシーケンスＤの第９クロック
パルスの正縁において状態“1"に切換える（STPQ＝１）
からである。バスにより供給される“オフ”信号はシー
ケンスＤの第10クロックパルスがSCL＝１の間における
信号SDAの正縁から成る。ゲート69を含まない回路例で
はこのオフ信号はフリップフロップSTPにより検出さ
れ、このフリップフロップが状態“1"に変化する（STPQ
＝１）。これを第4b図に破線で示してあり、この場合の
信号ADC及びRST1も破線で示してある。
（効果） 上述した本発明インターフェース回路によれば、２線
直列バスから到来するアドレスがアドレス入力端子S0〜
S1のアドレスA0〜A1と一致し、更に後続の関連するデー
タがシフトレジスタに完全に入力し終えたときにのみロ
ード信号を発生してこのデータをメモリに並列に書き込
ませるので、自分宛のデータのみを正確にメモリに並列
に書き込み、デコーダを介してユーザ回路に供給するこ
とができるので、このインターフェース回路を使用すれ
ば、専用回線で制御するよう設計された既存の集積回路
を２線直列バスに接続することができる。またこのイン
ターフェース回路は１個のレジスタと、１個のメモリ
と、数個のフリップフロップ等で構成されるので、簡単
且つ安価に実現することができるという効果も有する。
尚、本発明インターフェース回路は新たに設計される集
積回路等にも有用であること勿論である。
【図面の簡単な説明】 第１図は本発明回路の全体構成図、 第２図は第１図のメモリとデコーダの実施例の構成図、 第３図は第１図のバスロジック、レジスタ及びアドレス
識別回路の実施例の構成図、 第4a図及び4b図はバスにより供給される情報サイクル
と、第３図の動作説明用信号タイミング図を示す図であ
る。 S0,S1,S2……アドレス指定入力端子 L1,L2……バス、L1……情報信号入力端子 L2……クロック信号入力端子 AIC……アドレスシーケンス識別回路 REG……シフトレジスタ、BUSL……バスロジック Ｍ……メモリ、CDEC……デコーダ COM……制御スイッチ列（ユーザ回路） PG……パルス発生器 A0,A1,A2……指定（プリセット）アドレス SDA……情報信号、SCL……クロック信号 DVA……識別信号 ACN……シーケンス受入終了信号 RST1……リセット信号（初期設定） ACK……許可信号 LDA……ロード信号 PON……スイッチオンパルス（初期設定） M0〜M7……メモリフリップフロップ CDEC1……デコーダ 101〜109……転送ゲート I1〜I9……制御スイッチ R0〜R8……レジスタフリップフロップ 10,11,12,15……アドレスシーケンス識別回路 DC1……第１制御フリップフロップ PNT……第２制御（ポインタ）フリップフロップ STR……第３制御フリップフロップ STP……第４制御フリップフロップ R9……許可信号用フリップフロップ 66,67……識別信号記憶用フリップフロップ ADC……記憶識別信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フランシスカス・アロイシウス・マリア・ フアン・デ・ケルクホフ オランダ国5621 ベーアー アインドーフ エン フルーネヴアウツウエツハ１ (56)参考文献 特開 昭50−86944（ＪＰ，Ａ) 特開 昭58−182747（ＪＰ，Ａ)

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】データ信号ライン（SDA）とクロック信号
    ライン（SCL）を有する２線直列バスのそれぞれのライ
    ンに接続し得るデータ入力端子（L1）及びクロック入力
    端子（L2）を有するスレーブ型インターフェース回路に
    おいて、 当該回路を識別する複数のプリセットアドレスビット
    （A0〜A2）を受信する複数のアドレス指定入力端子（S0
    〜S2）と、 前記クロック入力端子からのクロック信号によりクロッ
    クされ、前記データ入力端子から等しい長さのアドレス
    ビットシーケンス及びデータビットシーケンスの各シー
    ケンスを受信するシフトレジスタ（R0〜R7）であって、
    その下流端に各シーケンス終了時に受入終了信号（AC
    N）を発生する追加のレジスタ段（R8）を有するシフト
    レジスタと、 前記クロック入力端子からのクロック出力によるクロッ
    クされ前記受入終了信号を記憶する第１制御フリップフ
    ロップ（DC1）と、 前記第１制御フリップフロップの出力によりクロックさ
    れ、反転出力（Ｐ）と入力端子との間に帰還結合を有
    し、アドレスビットシーケンスに対応してリセット状態
    に、データビットシーケンスに対応してセット状態にな
    るポインタフリップフロップ（PNT）と、 前記データ入力端子からのデータ信号のサイクル開始時
    及び前記第１制御フリップフロップのセット状態と前記
    ポインタフリップフロップのリセット状態の検出時に、
    前記シフトレジスタを、その第１段（R0）を“1"にセッ
    トすると共にこのレジスタの他の段（R1〜R8）を“0"に
    リセットすることにより初期状態にリセットさせるロジ
    ック手段（44,63）と、 前記シフトレジスタの予め決めた複数の段の出力と前記
    プリセットアドレスビットとを比較し、一致するとき識
    別信号（DVA）を発生して記憶回路（66,67）に供給する
    論理比較器（10〜12）と、 前記第１制御フリップフロップ及び前記ポインタフリッ
    プフロップがともにセット状態であると同時に記憶され
    た識別信号及び受入終了信号（ACN）が存在するときこ
    れを検出し、前記シフトレジスタの内容をメモリ（Ｍ）
    に並列にローディングさせるANDゲート（33）と、 前記メモリの出力が並列に供給されるデコーダ（CDEC）
    とを具えたことを特徴とするスレーブ型インターフェー
    ス回路。
  2. 【請求項２】前記デコーダ（CDEC）により発生された信
    号の送出を禁止するゲート手段（90）を有していること
    を特徴とする特許請求の範囲第１項記載のスレーブ型イ
    ンターフェース回路。
  3. 【請求項３】前記ゲート手段は前記シフトレジスタの第
    １段（R0）からロードされ前記メモリの第１段に記憶さ
    れた信号によりエネーブルされたとき外部オフ信号（OF
    F）に応答することを特徴とする特許請求の範囲第２項
    記載のスレーブ型インターフェース回路。
  4. 【請求項４】当該回路のスイッチオン時に初期設定パル
    ス（PON）を発生する初期設定回路（PG）を有している
    ことを特徴とする特許請求の範囲１項記載のスレーブ型
    インターフェース回路。
JP60122833A 1984-06-08 1985-06-07 スレーブ型インターフェース回路 Expired - Fee Related JPH0816896B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR8409064A FR2565752B1 (fr) 1984-06-08 1984-06-08 Circuit d'interface du type esclave fonctionnant avec un bus serie
FR8409064 1984-06-08

Publications (2)

Publication Number Publication Date
JPS616752A JPS616752A (ja) 1986-01-13
JPH0816896B2 true JPH0816896B2 (ja) 1996-02-21

Family

ID=9304865

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60122833A Expired - Fee Related JPH0816896B2 (ja) 1984-06-08 1985-06-07 スレーブ型インターフェース回路

Country Status (7)

Country Link
US (1) US4695839A (ja)
EP (1) EP0168077B1 (ja)
JP (1) JPH0816896B2 (ja)
KR (1) KR920009436B1 (ja)
CA (1) CA1229419A (ja)
DE (1) DE3570536D1 (ja)
FR (1) FR2565752B1 (ja)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH073978B2 (ja) * 1986-10-28 1995-01-18 株式会社日立製作所 一斉通信方式
US6175312B1 (en) 1990-05-29 2001-01-16 Microchip Technology Incorporated Encoder and decoder microchips and remote control devices for secure unidirectional communication
WO1992001979A1 (en) * 1990-07-16 1992-02-06 The Chamberlain Group, Inc. Remote actuating apparatus
US5459455A (en) * 1991-07-29 1995-10-17 Kabushiki Kaisha Toshiba Method and apparatus for data communication between transmission terminal and reception terminal of a network system
WO1993022857A1 (en) * 1992-05-04 1993-11-11 Ford Motor Company Limited Slave bus controller circuit for class a motor vehicle data communications
JPH06129805A (ja) * 1992-10-16 1994-05-13 Shimadzu Corp 位置変換器
FR2699707B1 (fr) * 1992-12-23 1995-01-27 Bull Sa Système informatique à haut débit, composant de mémoire et contrôleur de mémoire en résultant.
US7492905B2 (en) 1995-05-17 2009-02-17 The Chamberlain Group, Inc. Rolling code security system
US6980655B2 (en) 2000-01-21 2005-12-27 The Chamberlain Group, Inc. Rolling code security system
BR9606663A (pt) * 1995-05-17 1997-09-16 Chamberlain Group Inc Transmissor para enviar um sinal criptografado para controlar um atuador receptor para receber um sinal criptografado de um transmissor e para gerar um sinal de atuação e receptor para receber um sinal de frequência de rádio criptografado de um transmissor e para gerar um sinal de atuação
US6690796B1 (en) 1995-05-17 2004-02-10 The Chamberlain Group, Inc. Rolling code security system
KR0184136B1 (ko) * 1996-06-03 1999-05-15 구자홍 범용 마이컴을 이용한 아이 스퀘어 씨 통신 장치
US6025785A (en) * 1996-04-24 2000-02-15 The Chamberlain Group, Inc. Multiple code formats in a single garage door opener including at least one fixed code format and at least one rolling code format
US5857085A (en) * 1996-11-13 1999-01-05 Cypress Semiconductor Corporation Interface device for XT/AT system devices on high speed local bus
US5949349A (en) * 1997-02-19 1999-09-07 The Chamberlain Group, Inc. Code responsive radio receiver capable of operation with plural types of code transmitters
DE19827337A1 (de) * 1998-06-19 1999-12-23 Philips Patentverwaltung Anordnung und Verfahren zum Übertragen von Adreß-, Befehls- und/oder Datentelegrammen
US9148409B2 (en) 2005-06-30 2015-09-29 The Chamberlain Group, Inc. Method and apparatus to facilitate message transmission and reception using different transmission characteristics
US8422667B2 (en) 2005-01-27 2013-04-16 The Chamberlain Group, Inc. Method and apparatus to facilitate transmission of an encrypted rolling code
US8112654B2 (en) * 2005-06-01 2012-02-07 Teklatech A/S Method and an apparatus for providing timing signals to a number of circuits, and integrated circuit and a node
US9231906B2 (en) * 2011-10-07 2016-01-05 Defond Components Limited Method of assigning identification codes to devices in a network
GB2536053A (en) * 2015-03-06 2016-09-07 Melexis Technologies Nv Static data bus address allocation
GB2536054A (en) * 2015-03-06 2016-09-07 Melexis Tech N V Static address allocation by passive electronics
US10652743B2 (en) 2017-12-21 2020-05-12 The Chamberlain Group, Inc. Security system for a moveable barrier operator
US11074773B1 (en) 2018-06-27 2021-07-27 The Chamberlain Group, Inc. Network-based control of movable barrier operators for autonomous vehicles
CA3107457A1 (en) 2018-08-01 2020-02-06 The Chamberlain Group, Inc. Movable barrier operator and transmitter pairing over a network
US10997810B2 (en) 2019-05-16 2021-05-04 The Chamberlain Group, Inc. In-vehicle transmitter training
CN113098487B (zh) * 2021-06-10 2021-09-24 上海亿存芯半导体有限公司 单输入端口多从机地址的io接口电路及通信设备

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3634826A (en) * 1969-09-05 1972-01-11 Uninorm Anstalt Apparatus for transmission of information
US3963869A (en) * 1974-12-02 1976-06-15 Bell Telephone Laboratories, Incorporated Parity framing of pulse systems
FR2455838B1 (fr) * 1979-05-04 1986-02-28 Cit Alcatel Systeme d'echange de messages codes entre stations
US4404672A (en) * 1980-03-28 1983-09-13 Nippon Electric Co., Ltd. Subscriber terminal for use in a time shared bidirectional digital communication network
US4394757A (en) * 1981-03-31 1983-07-19 Siemens Corporation Frame format for PCM speech data in a telephone transmission system and digital telephone apparatus for use with this frame format

Also Published As

Publication number Publication date
KR860000597A (ko) 1986-01-29
CA1229419A (en) 1987-11-17
EP0168077B1 (fr) 1989-05-24
FR2565752B1 (fr) 1986-09-05
DE3570536D1 (en) 1989-06-29
JPS616752A (ja) 1986-01-13
US4695839A (en) 1987-09-22
EP0168077A1 (fr) 1986-01-15
KR920009436B1 (ko) 1992-10-16
FR2565752A1 (fr) 1985-12-13

Similar Documents

Publication Publication Date Title
JPH0816896B2 (ja) スレーブ型インターフェース回路
US4159541A (en) Minimum pin memory device
JPS63288538A (ja) 通信装置
JPS6243277B2 (ja)
US5734841A (en) Circuit for plug/play in peripheral component interconnect bus
US4815026A (en) Slave-type interface circuit
KR19980701425A (ko) 병렬 데이터버스방식에 있어서의 오류검출과 오류정정
US5224072A (en) Read-only memory with few programming signal lines
JP3929559B2 (ja) シリアルインタフェースバス送受信回路
JPS61177564A (ja) 共有記憶装置
JPH10340596A (ja) データ記憶装置および半導体記憶装置
EP0544370A2 (en) Circuit structure having distributed registers with self-timed reading and writing operations
JP3475018B2 (ja) データロード回路
JP3459542B2 (ja) シリアルデータ転送装置
JPH11312139A (ja) シリアルバス拡張回路
JPH02276348A (ja) 伝送方式
JPH06141052A (ja) データ転送方法及びデータ受信回路
JPH11250008A (ja) シリアルｉ／ｏ回路
JPH1063218A (ja) データロード回路
GB2271254A (en) Frame stripping in FDDI bridge system
JPS59100629A (ja) プログラマブル集積回路
JPS60245013A (ja) メモリ初期化回路
JPH05100989A (ja) アドレス設定方式
JP2000010850A (ja) メモリアクセスシステム
JPS6132709B2 (ja)

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees