CN113098487B - 单输入端口多从机地址的io接口电路及通信设备 - Google Patents

单输入端口多从机地址的io接口电路及通信设备 Download PDF

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Abstract

本发明提供了一种单输入端口多从机地址的IO接口电路及通信设备，本发明的IO接口电路包括：电流产生单元，用于产生若干比较电流；电流比较单元，连接所述电流产生单元，用于比较所述若干比较电流而产生若干逻辑判断电平；编码单元，连接所述电流比较单元，用于对所述若干逻辑判断电平进行编码而产生若干从机地址，从而达到了从机上一个输入端口产生多个从机地址的目的，降低了从机上的输入端口数量，节省了电路板上的面积，成本低，本发明的通信设备包括从机和设置于从机上的所述IO接口电路。

Description

单输入端口多从机地址的IO接口电路及通信设备
技术领域
本发明涉及通信技术领域，尤其涉及一种单输入端口多从机地址的IO接口电路。
背景技术
在主从机（master-slave）系统中，一般一个主机可以接多个从机。这就需要每个从机有不同的地址以方便主机的控制。
常见的内置集成电路（Inter-Integrated Circuits， I2C）通讯协议中规定，使用多个输入端口确定正在使用的集成电路的从机地址，常见为三个输入端口，三个输入端口分别接高电平或低电平，这样的组合可得到 23=8 个从机地址，即一个主机可以接8个从机芯片（slave chip）。这样的芯片架构简单，使用方便。但是其需要占用3个输入端口，在应用系统中需要较大面积的电路板，增加了硬件开销。
公开号为CN110572205 A的发明专利申请，公开了一种多从机串行通讯电路，包括：连接在多个从机与总线之间的故障判别电路、信号选通电路、时分复用电路，故障判别电路的输入端分别连接多个所述从机的信号输出端，信号选通电路的使能端连接所述故障判别电路的输出端，信号选通电路的输入端分别连接多个所述从机的信号输出端，信号选通电路的输出端连接至时分复用电路的输入端，时分复用电路的输出端连接至总线。该发明的多从机串行通讯电路通过连接在多个从机与总线之间的故障判别电路、信号选通电路、时分复用电路共同作用，当检测到一个或多个从机出现长期占用总线故障时，自动把故障从机的发送信号从总线上切除；当故障恢复后可以自动把从机重新接入总线，且仅使用纯硬件的逻辑芯片，外围电路也尽量精简，以减少故障点。实现了一种可靠、低成本且简单容易实现的从机故障自动脱离总线的多从机串行通讯电路。由该发明的权利要求1可知，多个所述故障判别电路的输入端分别连接多个所述从机的信号输出端，多个所述信号选通电路的使能端连接所述故障判别电路的输出端，多个所述信号选通电路的输入端分别连接多个所述从机的信号输出端，多个所述信号选通电路的输出端连接至时分复用电路的输入端，可见该发明选用了多个故障判别电路连接多个从机信号输出端、多个信号选通电路输入端连接多个从机信号输出端，这样完成主机上多个故障判别电路与多个从机的一对一对接、多个选通电路与多个从机的一对一对接，因此使得电路变得复杂，输入端口也比较多，增加了电路复杂性，占用的电路板的面积较多，成本较高。
因此，有必要提供一种单输入端口多从机地址的IO接口电路及通信设备以解决上述的现有技术中存在的问题。
发明内容
本发明的目的在于提供一种单输入端口多从机地址的IO接口电路及通信设备，以解决多个从机地址需要多个输入端口而占用较大电路板面积、电路成本高的问题。
为实现上述目的，本发明的所述单输入端口多从机地址的IO接口电路，包括：
电流产生单元，用于产生若干比较电流；
电流比较单元，连接所述电流产生单元，用于比较所述若干比较电流而产生若干逻辑判断电平；以及
编码单元，连接所述电流比较单元，用于对所述若干逻辑判断电平进行编码而产生若干从机地址。
本发明的所述单输入端口多从机地址的IO接口电路的有益效果在于：通过电流产生单元产生若干比较电流，然后通过电流比较单元比较所述比较电流而产生若干逻辑判断电平，通过编码单元对逻辑判断电平进行编码，产生若干不同的从机地址，从而达到了从机上一个输入端口产生多个从机地址的目的，降低了从机上的输入端口数量，节省了电路板上的面积，成本低。
优选地，所述电流产生单元包括内部电流源电路和等比例电流产生电路，所述内部电流源电路的电流输出端连接所述等比例电流产生电路的电流输入端，所述内部电流源电路用于产生基准电流并将所述基准电流输出至所述等比例电流产生电路，所述等比例电流产生电路用于产生若干比例电流。
优选地，所述电流产生单元还包括外部电流源电路，所述外部电流源电路用于产生外部输出电流。其有益效果在于：通过外部电流源电路产生外部输出电流，并通过集成电路产生基准电流，再通过等比例电流产生电路产生若干比例电流，再通过电流比较单元比较外部输出电流、基准电流和若干比例电流的大小，从而输出不同的比较结果，最后通过编码电路对比较结果进行编码，产生不同的从机地址，从而达到了从机上一个输入端口产生多个从机地址的目的。
优选地，所述外部电流源电路包括第一电流镜、第二电流镜和第三NMOS管，所述第一电流镜与所述第二电流镜连接，第二电流镜连接所述第三NMOS管，所述第三NMOS管的源极连接接地端，所述第三NMOS管的栅极连接外部输入端口，所述外部输入端口与接地端之间连接外部电阻。
进一步优选地，所述第一电流镜包括第一PMOS管、第二PMOS管和第三PMOS管，所述第一PMOS管的源极和第二PMOS管的源极均连接电源电压，所述第二PMOS管的栅极与漏极短接，所述第三PMOS管的源极连接所述电源电压，所述第三PMOS管的栅极连接所述第一PMOS管的栅极和第二PMOS管的栅极，所述第三PMOS管的漏极输出外部输出电流，
进一步优选地，所述第二电流镜包括第一NMOS管和第二NMOS管，所述第一NMOS管的漏极连接所述第一PMOS管的漏极，所述第一NMOS管的栅极连接所述第二NMOS管的栅极，所述第一NMOS管的源极连接所述第三NMOS管的漏极，所述第一NMOS管的漏极与栅极短接，所述第二NMOS管的漏极连接所述第二PMOS管的漏极，所述第二NMOS管的源极连接所述第三NMOS管的栅极和所述外部输入端口。其有益效果在于：所述外部电流源电路通过第一电流镜和第二电流镜的电流复制功能，使第三PMOS管的漏极输出所述外部输出电流。
优选地，所述内部电流源电路包括第七电流镜、第八电流镜和第十二NMOS管，所述第七电流镜连接所述第八电流镜，所述第十二NMOS管的源极连接接地端，所述第十二NMOS管的栅极连接外部输入端口，所述接地端与所述外部输入端口之间连接参考电阻。
进一步优选地，所述第七电流镜包括第九PMOS管、第十PMOS管和第十一PMOS管，所述第九PMOS管的源极、所述第十PMOS管的源极和所述第十一PMOS管的源极均连接电源电压，所述第九PMOS管的栅极连接所述第十PMOS管的栅极和第十一PMOS管的栅极，所述第十PMOS管的栅极与漏极短接，所述第十一PMOS管的漏极输出所述基准电流。
进一步优选地，所述第八电流镜包括第十NMOS管和第十一NMOS管，所述第十NMOS管的漏极连接所述第九PMOS管的漏极，所述第十NMOS管的栅极连接所述第十一NMOS管的栅极，所述第十NMOS管的源极连接所述第十二NMOS管的漏极，所述第十NMOS管的漏极与栅极短接，所述第十一NMOS管的漏极连接所述第十PMOS管的漏极，所述第十一NMOS管的源极连接所述外部输入端口和所述第十二NMOS管的栅极。
优选地，所述等比例电流产生电路包括第一子电路，所述第一子电路包括第三电流镜、第四电流镜和第六NMOS管，所述第三电流镜和所述第四电流镜连接，所述第六NMOS管的源极接地，所述第六NMOS管的漏极输出第一比例电流。
进一步优选地，所述第三电流镜包括第四PMOS管和第五PMOS管，所述第四PMOS管的源极连接电源电压，所述第四PMOS管的漏极连接基准电流源，所述第四PMOS管的栅极连接所述第五PMOS管的栅极，所述第五PMOS管的源极连接电源电压，所述第五PMOS管的栅极和漏极短接。
进一步优选地，所述第四电流镜包括第四NMOS管和第五NMOS管，所述第四NMOS管的漏极连接所述基准电流源，所述第四NMOS管的源极连接公共接地端，所述第四NMOS管的栅极连接所述第五NMOS管的栅极和所述第六NMOS管的栅极，所述第四NMOS管的漏极和栅极短接，所述第五NMOS管的漏极连接所述第五PMOS管的漏极，所述第五NMOS管的源极连接公共接地端，所述第五NMOS管的栅极连接所述第六NMOS管的栅极。
进一步优选地，所述等比例电流产生电路还包括第二子电路，所述第二子电路包括：第九NMOS管、第五电流镜和第六电流镜，所述第五电流镜通过第八PMOS管与所述第五PMOS管的栅极连接，所述第九NMOS管的源极接地，所述第九NMOS管的漏极输出第二比例电流。
进一步优选地，所述第五电流镜包括第六PMOS管和第七PMOS管，所述第六PMOS管的源极和所述第七PMOS管的源极均连接电源电压，所述第六PMOS管的漏极连接所述第八PMOS管的漏极，所述第六PMOS管的栅极连接所述第七PMOS管的栅极，所述第七PMOS管的漏极和栅极短接。
进一步优选地，所述第六电流镜包括第七NMOS管和第八NMOS管，所述第七NMOS管的漏极连接所述第八PMOS管的漏极，所述第七NMOS管的源极连接公共接地端，所述第七NMOS管的栅极连接所述第八NMOS管的栅极和所述第九NMOS管的栅极，所述第七NMOS管的漏极和栅极短接，所述第八NMOS管的漏极连接所述第七PMOS管的漏极，所述第八NMOS管的源极连接公共接地端。
本发明还提供一种通信设备，包括从机，所述从机上设置本发明所述的单输入端口多从机地址的IO接口电路。
本发明的通信设备的有益效果在于：由于本发明的通信设备的从机采用了本发明的所述IO接口电路，从而达到了从机上一个输入端口产生多个从机地址的目的，降低了从机上的输入端口数量，节省了电路板上的面积，成本低。
附图说明
图1为本发明的单输入端口多从机地址的IO接口电路框图；
图2为本发明的电流产生单元的结构框图；
图3为本发明的外部电流源电路的电路图；
图4为本发明的内部电流源电路的电路图；
图5为本发明的等比例电流产生电路的电路图；
图6为本发明的电流比较单元的电路图；
图7为本发明的编码电路的输入与输出的编码对应关系图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。除非另外定义，此处使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本文中使用的“包括”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。
现有技术中，通过一个输入端口实现多个从机地址的方式为：在输入端口到地之间接多个阻值不同的电阻，依据电阻的阻值，判定为不同地址。集成电路内部中，相邻地址对应的电阻阻值，相差基本上在1.5倍。这是因为在集成电路内部的电阻的工艺控制的限制，容差在±20%左右，即两个电阻阻值相差40%基本能确保两个电阻被正确区别，再加上10%的容差，两个电阻的阻值比例达到1.5倍或以上的比例时，可以有效区分。另一方面，如果相邻地址对应的电阻阻值相差太大，虽然容易区分，但是系列电阻的最小值和最大值的差别又会很大，对芯片面积大小要求更高，提高了制造难度成本，因此，相邻地址对应的电阻阻值的比值取1.5倍。
在集成电路内部制作如表1所示同样比例阻值的电阻，对内部电阻和外部电阻施以相同的电压，比较流过内部电阻和外部电阻的电流，就可以得到外部电阻的档位，从而得到正确的从机地址。
表1
端口到地的电阻 代表的从机地址
10kΩ 000
15kΩ 001
23kΩ 010
35kΩ 011
55kΩ 100
85kΩ 101
130kΩ 110
200kΩ 111
上述方法可以实现一个输入引脚实现多从机地址，但是，在集成电路内部制作多个电阻，面积较大，成本较高。
本发明提出另一种解决方案：对外部电阻加以固定电压，得到流经电阻的电流值。集成电路内部先产生一个基准电流，然后通过本发明的电流镜复制和放大电流的方法，分别得到1.5x倍基准电流的电流，x为1-7中的任意一个正整数，分别与外部电阻上的电流进行比较，就可准确得知外部电阻的阻值在哪一档，从而得到如表1所示的对应的从机地址。
针对现有技术存在的问题，图1为本发明的单输入端口多从机地址的IO接口电路的电路框图，参照图1，本发明的单输入端口多从机地址的IO接口电路包括：
电流产生单元1，用于产生若干比较电流；
电流比较单元2，连接所述电流产生单元1，用于比较所述若干比较电流而产生若干逻辑判断电平；
以及编码单元3，连接所述电流比较单元2，用于对所述若干逻辑判断电平进行编码而产生若干从机地址。
本发明的所述单输入端口多从机地址的IO接口电路的优点在于：
通过电流产生单元1产生若干比较电流，然后通过电流比较单元2比较所述比较电流而产生若干逻辑判断电平，通过编码单元3对逻辑判断电平进行编码，产生若干不同的从机地址，从而达到了从机上一个输入端口产生多个从机地址的目的，降低了从机上的输入端口数量，节省了电路板上的面积，成本低。
图2为本发明的电流产生单元的结构框图。参照图1和图2，本发明的所述电流产生单元1包括外部电流源电路100、内部电流源电路101和等比例电流产生电路102，内部电流源电路101的电流输出端与等比例电流产生电路102的电流输入端连接，内部电流源电路101产生基准电流，等比例电流产生电路102产生若干比例电流。电流比较单元2用于分别比较基准电流与外部输出电流、若干比例电流与外部输出电流并产生若干逻辑判断电平。
具体地，将本发明的外部电流源电路100的输出电流标记为I_Rext，将基内部电流源电路101产生的基准电流标记为Iref。内部电流源电路101产生的基准电流Iref输出至所述等比例电流产生电路102，等比例电流产生电路102产生的若干比例电流分别为第一比例电流、第二比例电流、…第N比例电流，若干比例电流分别依次标记为I_1P5N1，I_1P5N2，…，I_1P5Nx，x为1-7中任意一个正整数。在电流比较单元中，用I_Rext分别与Iref、I_1P5N1、I_1P5N2、I_1P5N3、I_1P5N4、I_1P5N5、I_1P5N6和I_1P5N7比较，得到8个逻辑判断电平。
图3为本发明的外部电流源电路的电路图。参照图3，本发明的外部电流源电路100包括第三NMOS管1003、外部电阻1004、第一电流镜1001和第二电流镜1002，第一电流镜1001和第二电流镜1002连接，所述第一电流镜1001包括第一PMOS管10011、第二PMOS管10012和第三PMOS管10013，第一PMOS管10011的源极和第二PMOS管10012的源极均连接电源电压VDD，第二PMOS管10012的栅极与漏极短接，第三PMOS管10013的源极连接电源电压VDD，第三PMOS管10013的栅极连接第一PMOS管10011的栅极和第二PMOS管10012的栅极，第三PMOS管10013的漏极输出外部输出电流I_Rext。所述第二电流镜1002包括第一NMOS管10021和第二NMOS管10022。第一NMOS管10021的漏极连接第一PMOS管10011的漏极，第一NMOS管10021的栅极连接第二NMOS管10022的栅极，第一NMOS管10021的漏极与栅极短接；第二NMOS管10022的漏极连接第二PMOS管10012的漏极，第二NMOS管10022的源极连接外部输入端口1005。第三NMOS管1003的漏极连接第一NMOS管10021的源极，第三NMOS管1003的源极连接接地端，第三NMOS管1003的栅极连接外部输入端口1005。外部输入端口1005与接地端之间连接外部电阻1004。其优点在于：外部电流源电路100通过所述第一电流镜1001和所述第二电流镜1002的电流复制功能，使所述第三PMOS管10013的漏极输出外部输出电流I_Rext。
具体地，流过外部电阻1004上的电流I_Rext通过以下公式计算得到：
I_Rext=Vthn/Rext
Rext为外部电阻1004的电阻值，Vthn为第三NMOS管1003的阈值电压。
本发明的外部电流源电路100通过两个电流镜得到外部输出电流I_Rext，并通过所述第三PMOS管10013的漏极输出。I_Rext的电流值只与第三NMOS管1003的阈值电压相关，与电源电压VDD无关。
图4为本发明的内部电流源电路的电路图。参照图4，本发明的所述内部电流源电路101包括第七电流镜1011、第八电流镜1012和第十二NMOS管1013。所述第十二NMOS管1013的源极连接所述接地端，第十二NMOS管1013的栅极连接外部输入端口1005，所述外部输入端口1005与所述外部输入端口连接参考电阻1014。所述第七电流镜1011包括第九PMOS管10111、第十PMOS管10112和第十一PMOS管10113，第九PMOS管10111的栅极连接第十PMOS管10112的栅极和第十一PMOS管10113的栅极，所述第九PMOS管10111的源极和所述第十PMOS管10112的源极均连接电源电压VDD，所述第十PMOS管10112的栅极与漏极短接，所述第十一PMOS管10113的源极连接所述电源电压VDD，所述第十一PMOS管10113的漏极输出所述基准电流Iref。所述第八电流镜1012包括第十NMOS管10121和第十一NMOS管10122，所述第十NMOS管10121的漏极连接所述第九PMOS管10111的漏极，所述第十NMOS管10121的栅极连接所述第十一NMOS管10122的栅极，所述第十NMOS管10121的源极连接所述第十二NMOS管1013的漏极，所述第十NMOS管10121的漏极与栅极短接，所述第十一NMOS管10122的漏极连接所述第十PMOS管10112的漏极，所述第十一NMOS管10122的源极连接所述外部输入端口1005和第十二NMOS管1013的栅极。
可说明的是，参考电阻的具体阻值是根据上述表1的端口到地的电阻和代表的从机地址的对应表中得到，160kΩ正好介于最大档的200kΩ电阻阻值和次大档的130kΩ电阻阻值之间，因此，所述参考电阻1014的电阻值可为160kΩ。
图5为本发明的等比例电流产生电路的电路图。参照图4和图5，本发明的所述等比例电流产生电路102包括第一子电路1021，第一子电路1021包括第六NMOS管10213、第三电流镜10211和第四电流镜10212，第三电流镜10211和第四电流镜10212连接，所述第三电流镜10211包括第四PMOS管102111和第五PMOS管102112，第四PMOS管102111的源极连接电源电压VDD，第四PMOS管102111的栅极连接第五PMOS管102112的栅极，第四PMOS管102111的漏极连接基准电流源108，基准电流源108连接内部电流源电路101的电流输出端，即第十一PMOS管10113的漏极连接所述基准电流源108的电流输入端，使基准电流源108输出电流Iref。第五PMOS管102112的源极连接电源电压VDD，第五PMOS管102112的栅极和漏极短接。所述第四电流镜10212包括第四NMOS管102121和第五NMOS管102122，第四NMOS管102121的漏极连接基准电流源108。第四NMOS管102121的源极连接公共接地端VSS，第四NMOS管102121的栅极连接第五NMOS管102122的栅极，第四NMOS管102121的漏极和栅极短接；第五NMOS管102122的漏极连接第五PMOS管102112的漏极，第五NMOS管1003的源极连接公共接地端VSS。第六NMOS管10213的栅极连接第四NMOS管102121的栅极和第五NMOS管102122的栅极，第六NMOS管10213的源极连接接地端，第六NMOS管10213的漏极输出第一比例电流I_1P5N1。
作为本发明一种具体的实施方式，第五PMOS管102112与第四PMOS管102111的尺寸比例为3:1；第四NMOS管102121与第五NMOS管102122与第六NMOS管10213的尺寸比例顺次为1:1:1。其优点在于：通过第四电流镜10212的以1:1的比例复制基准电流，然后再通过第三电流镜10211以3:1的比例放大基准电流得到放大电流，最后通过复制基准电流和放大电流的叠加至第三电流镜10211上从而得到第一比例电流I_1P5N1。通过第三电流镜10211和第四电流镜10212的复制电流和放大电流作用，使得第六NMOS管10213得到一个灌电流即第一比例电流I_1P5N1，第一比例电流I_1P5N1的电流值为基准电流Iref的1.5倍，即I_1P5N1=1.5×Iref。
可补充的是，上述的尺寸比例是指两个MOS管的尺寸的比例，MOS管的尺寸是指MOS管的宽长比，MOS管的宽长比是 MOS 管的导电沟道的宽与长的比值。
如图5所示，本发明的所述等比例电流产生电路102还包括第二子电路1022，第二子电路1022包括第五电流镜10221、第六电流镜10222、第八PMOS管10223和第九NMOS管10224，第五电流镜10221和第六电流镜10222连接，第八PMOS管10223的源极连接电源电压VDD，第八PMOS管10223的栅极连接第五PMOS管102112的栅极和第四PMOS管102111的栅极。所述第五电流镜10221包括第六PMOS管102211和第七PMOS管102212，第六PMOS管102211的源极连接电源电压VDD，第六PMOS管102211的漏极连接第八PMOS管10223的漏极，第六PMOS管102211的栅极连接第七PMOS管102212的栅极；第七PMOS管102212的源极连接电源电压，第七PMOS管102212的漏极和栅极短接。所述第六电流镜10222包括第七NMOS管102221和第八NMOS管102222，第七NMOS管102221的漏极连接第八PMOS管10223的漏极，第七NMOS管102221的源极连接公共接地端VSS，第七NMOS管102221的栅极连接第八NMOS管102222的栅极，第七NMOS管102221的漏极和栅极短接；第八NMOS管102222的漏极连接第七PMOS管102211的漏极，第八NMOS管102222的源极连接公共接地端VSS，第九NMOS管10224的栅极连接第七NMOS管102221的栅极和第八NMOS管102222的栅极，第九NMOS管10224的源极连接接地端，第九NMOS管10224的漏极输出第二比例电流。第二比例电流标记为I_1P5N2。
作为本发明一种优选的实施方式，第八PMOS管10223与第五PMOS管102112的尺寸比例为3:3，第八PMOS管10223与第七PMOS管102212与第六PMOS管102211的尺寸比例顺次为3:3:1，第八NMOS管102222与第七NMOS管102221与第九NMOS管10224的尺寸比例顺次为1:1:1。其优点在于：通过两个电流镜的复制和放大功能，得到第二比例电流。
具体地，本发明通过第五PMOS管102112和第八PMOS管10223对第一子电路1021的产生的第一比例电流1:1进行复制并输入至所述第二子电路1022，然后通过第八NMOS管102222和第七NMOS管102221组成的第六电流镜10222对第一比例电流以1:1的比例进行复制，并通过第六PMOS管102211和第七PMOS管102212组成的第五电流镜10221对第一比例电流以3:1的比例进行放大，最后将一比一复制的第一比例电流和三比一放大的第一比例电流综合至第六电流镜10222，从而使第九NMOS管10224的漏极输出第二比例电流。第二比例电流I_1P5N2的电流值为第一比例电流I_1P5N1的1.5倍，又因为第一比例电流I_1P5N1的电流值为基准电流Iref的1.5倍，即I_1P5N1=1.5×Iref，因此，I_1P5N2=1.5×I_1P5N1=1.52×Iref。
为更好地实施本发明的单输入端口多从机地址的IO接口电路，下面结合具体实施例对本发明的单输入端口多从机地址的IO接口电路进行说明。
本发明的单输入端口多从机地址的IO接口电路的工作原理如下：
通过本发明的所述外部电流源电路100输出电流I_Rext，通过所述内部电流源电路101输出基准电流Iref，通过所述第一子电路1021输出电流I_1P5N1，通过所述第二子电路1022输出电流I_1P5N2；
本发明的等比例电流产生电路还包括第三子电路、第四子电路、第五子电路、第六子电路、第七子电路。第三子电路、第四子电路、第五子电路、第六子电路、第七子电路均和第二子电路1022具有相同的电路结构。第二子电路1022、第三子电路、第四子电路、第五子电路、第六子电路、第七子电路依次顺次连接。第三子电路、第四子电路、第五子电路、第六子电路、第七子电路在图中均未示出。
具体地，第三子电路的第八PMOS管的栅极连接第二子电路1022的第八PMOS管10223的栅极，第四子电路的第八PMOS管的栅极连接第三子电路的第八PMOS管的栅极，第五子电路的第八PMOS管的栅极连接第四子电路的第八PMOS管的栅极，第六子电路的第八PMOS管的栅极连接第五子电路的第八PMOS管的栅极，第七子电路的第八PMOS管的栅极连接第六子电路的第八PMOS管的栅极。
先通过NMOS晶体管电流镜1:1复制Iref大小的电流，再通过串接的PMOS管电流镜3:1的比例复制一路电流，叠加到NMOS电流镜，与Iref一起输入到NMOS管电流镜中，求解可得1.5×Iref的电流。以此类推，顺序得到1.52×Iref，1.53×Iref，… ，1.57×Iref的电流。第一子电路至第七子电路依次产生的比例电流如下：
第一子电路产生并输出第一比例电流I_1P5N1，具体数值通过以下计算公式得出：I_1P5N1=1.5×Iref；
第二子电路产生并输出第二比例电流I_1P5N2，具体数值通过以下计算公式得出：I_1P5N2=1.52×Iref；
第三子电路产生并输出第三比例电流I_1P5N3，具体数值通过以下计算公式得出：I_1P5N3=1.53×Iref；
第四子电路产生并输出第四比例电流I_1P5N4，具体数值通过以下计算公式得出：I_1P5N3=1.54×Iref；
第五子电路产生并输出第五比例电流I_1P5N5，具体数值通过以下计算公式得出：I_1P5N5=1.55×Iref；
第六子电路产生并输出第六比例电流I_1P5N6，具体数值通过以下计算公式得出：I_1P5N6=1.56×Iref；
第七子电路产生并输出第七比例电流I_1P5N7，具体数值通过以下计算公式得出：I_1P5N7=1.57×Iref。
图6为本发明的电流比较单元的电路图。参照图7，作为本发明一种具体地实施方式，电流比较单元2包括第十三PMOS管2011、第十四PMOS管2012、第十五PMOS管2013、第十六PMOS管2014、第十七PMOS管2015、第十八PMOS管2016、第十九PMOS管2017、第二十PMOS管2021、第一反相器2031、第二反相器2032、第三反相器2033、第四反相器2034、第五反相器2035、第六反相器2036、第七反相器2037和第八反相器2038。其中，所述第十三PMOS管2011的源极、第十四PMOS管2012的源极、第十五PMOS管2013的源极、第十六PMOS管2014的源极、第十七PMOS管2015的源极、第十八PMOS管2016的源极和第十九PMOS管2017的源极均与电源电压VDD连接，所述第十三PMOS管2011的栅极、第十四PMOS管2012的栅极、第十五PMOS管2013的栅极、第十六PMOS管2014的栅极、第十七PMOS管2015的栅极、第十八PMOS管2016的栅极和第十九PMOS管2017的栅极均与所述第三PMOS管10013的栅极连接，第二十PMOS管2021的漏极接地。参照图7和图4，所述第二十PMOS管2021的栅极与所述第十一PMOS管10113的栅极连接，所述第三PMOS管10013的漏极和所述第二十PMOS管2021的源极均与所述第一反相器2031的输入端连接，所述第一反相器比较电流I_Rext和电流Iref的大小并输出逻辑电平信号；
所述第一子电路1021中的第六NMOS管10213的漏极与所述第十三PMOS管2011的漏极均与所述第二反相器2032的输入端连接，所述第二反相器2032比较电流I_Rext和第一比例电流I_1P5N1的大小并输出逻辑电平信号；
所述第二子电路1022中的第九NMOS管10224的漏极和所述第十四PMOS管2012的漏极均与所述第三反相器2033的输入端连接，所述第三反相器2033比较电流I_Rext和第二比例电流I_1P5N2的大小并输出逻辑电平信号；
所述第三子电路的第九NMOS管（图中未标示）的漏极和所述第十五PMOS管2013的漏极均与所述第四反相器2034的输入端连接，所述第四反相器2034比较电流I_Rext和第三比例电流I_1P5N3的大小并输出逻辑电平信号；
所述第四子电路的第九NMOS管（图中未标示）的漏极和所述第十六PMOS管2014的漏极均与所述第五反相器2035的输入端连接，所述第五反相器2035比较电流I_Rext和第四比例电流I_1P5N4的大小并输出逻辑电平信号；
所述第五子电路的第九NMOS管（图中未标示）的漏极和所述第十七PMOS管2015的漏极均与所述第六反相器2036的输入端连接，所述第六反相器2036比较电流I_Rext和第五比例电流I_1P5N5的大小并输出逻辑电平信号；
所述第六子电路的第九NMOS管（图中未标示）的漏极和所述第十八PMOS管2016的漏极均与所述第七反相器2037的输入端连接，所述第七反相器2037比较电流I_Rext和第六比例电流I_1P5N6的大小并输出逻辑电平信号；
所述第七子电路的第九NMOS管（图中未标示）的漏极和所述第十九PMOS管2017的漏极均与所述第八反相器2038的输入端连接，所述第八反相器2038比较电流I_Rext和第七比例电流I_1P5N7的大小并输出逻辑电平信号。
可补充的是，第十三PMOS管2011、第十四PMOS管2012、第十五PMOS管2013、第十六PMOS管2014、第十七PMOS管2015、第十八PMOS管2016、第十九PMOS管2017与第三PMOS管10013的尺寸比例为1:1:1:1:1:1:1:1。
电流比较单元2输入上述待比较电流I_Rext、Iref、I_1P5N1、I_1P5N2、I_1P5N3、I_1P5N4、I_1P5N5、I_1P5N6、I_1P5N7，输出八个逻辑判断电平，通过电流比较单元2输出若干逻辑判断电平。
具体地，图6中的电流比较单元2的输出与待比较电流的关系为：
当电流I_Rext<Iref时，所述第一反相器2031、所述第二反相器2032、所述第三反相器2033、所述第四反相器2034、所述第五反相器2035、所述第六反相器2036、所述第七反相器2037和所述第八反相器2038均输出1，即若干逻辑判断电平分别为1111_1111；
当电流I_Rext>Iref，I_Rext< I_1P5N1时，所述第一反相器2031输出0，所述第二反相器2032、所述第三反相器2033、所述第四反相器2034、所述第五反相器2035、所述第六反相器2036、所述第七反相器2037和所述第八反相器2038均输出1，即若干逻辑判断电平分别为0111_1111；
当电流I_Rext> I_1P5N1，I_Rext< I_1P5N2时，所述第一反相器2031和所述第二反相器2032均输出0，所述第三反相器2033、所述第四反相器2034、所述第五反相器2035、所述第六反相器2036、所述第七反相器2037和所述第八反相器2038均输出1，即若干逻辑判断电平分别为0011_1111；
当电流I_Rext> I_1P5N2，I_Rext< I_1P5N3时，所述第一反相器2031、所述第二反相器2032和第三反相器2033均输出0，所述第四反相器2034、所述第五反相器2035、所述第六反相器2036、所述第七反相器2037和所述第八反相器2038均输出1，即若干逻辑判断电平分别为0001_1111；
当电流I_Rext> I_1P5N3，I_Rext< I_1P5N4时，所述第一反相器2031、所述第二反相器2032、所述第三反相器2033和所述第四反相器2034均输出0，所述第五反相器2035、所述第六反相器2036、所述第七反相器2037和所述第八反相器2038均输出1，即若干逻辑判断电平分别为0000_1111；
当电流I_Rext> I_1P5N4，I_Rext< I_1P5N5时，所述第一反相器2031、所述第二反相器2032、所述第三反相器2033、所述第四反相器2034和所述第五反相器2035均输出0，所述第六反相器2036、所述第七反相器2037和所述第八反相器2038均输出1，即若干逻辑判断电平分别为0000_0111；
当电流I_Rext> I_1P5N5，I_Rext< I_1P5N6时，所述第一反相器2031、所述第二反相器2032、所述第三反相器2033、所述第四反相器2034、所述第五反相器2035和所述第六反相器2036均输出0，所述第七反相器2037和所述第八反相器2038均输出1，即若干逻辑判断电平分别为0000_0011；
当电流I_Rext> I_1P5N6，I_Rext< I_1P5N7时，所述第一反相器2031、所述第二反相器2032、所述第三反相器2033、所述第四反相器2034、所述第五反相器2035、所述第六反相器2036和所述第七反相器2037均输出0，所述第八反相器2038输出1，即若干逻辑判断电平分别为0000_0001。
本发明的编码电路3可采用温度计编码电路。图7为本发明的编码电路的输入与输出的编码对应关系图。编码电路3具体的编码方式参照图7，图7中箭头左边为编码电路的输入，箭头右边为编码电路的输出。采用温度计编码电路对上述的逻辑判断电平0000_0001，0000_0011， 0000_0111， 0000_1111， 0001_1111， 0011_1111， 0111_1111， 1111_1111进行顺序编码，编码后的从机地址依次为000，001，010，011，100，101，110，111。
在本发明的所述单输入端口多从机地址的IO接口电路的另一种实施例中，等比例电流产生电路102的架构与图5相同，但是PMOS管和NMOS管的尺寸不同。具体地，第五PMOS管102112与第四PMOS管102111的尺寸比例为1:1，第四NMOS管102121与第五NMOS管102122与第六NMOS管10213的尺寸比例顺次为3:1:3。
第八PMOS管10223与第五PMOS管102112的尺寸比例为3:1，第八PMOS管10223与第七PMOS管102212与第六PMOS管102211的尺寸比例顺次为3:1:1，第八NMOS管102222与第七NMOS管102221与第九NMOS管10224的尺寸比例顺次为1:3:3。
采用上述的等比例电流产生电路102，第六NMOS管10213的漏极可输出第一比例电流I_1P5N1，第九NMOS管10224的漏极可输出第二比例电流I_1P5N2。
本发明的通信设备，包括从机，从机上设置本发明的所述的单输入端口多从机地址的IO接口电路。
本发明的通信设备的优点在于：
由于本发明的通信设备的从机采用了本发明的IO接口电路，从而达到了从机上一个输入端口外接不同电阻而产生不同从机地址的目的，降低了从机上的输入端口数量，节省了电路板上的面积，成本低。
虽然在上文中详细说明了本发明的实施方式，但是对于本领域的技术人员来说显而易见的是，能够对这些实施方式进行各种修改和变化。但是，应理解，这种修改和变化都属于权利要求书中所述的本发明的范围和精神之内。而且，在此说明的本发明可有其它的实施方式，并且可通过多种方式实施或实现。

Claims (9)

1.一种单输入端口多从机地址的IO接口电路，其特征在于，包括：
电流产生单元，用于产生若干比较电流，所述电流产生单元包括内部电流源电路和等比例电流产生电路，所述内部电流源电路的电流输出端连接所述等比例电流产生电路的电流输入端，所述内部电流源电路用于产生基准电流并将所述基准电流输出至所述等比例电流产生电路，所述等比例电流产生电路用于产生若干比例电流；
所述内部电流源电路包括第七电流镜、第八电流镜和第十二NMOS管，所述第七电流镜与所述第八电流镜连接，所述第十二NMOS管的源极连接接地端，所述第十二NMOS管的栅极连接外部输入端口，所述接地端与所述外部输入端口之间连接参考电阻；
所述等比例电流产生电路包括第一子电路，所述第一子电路包括第三电流镜、第四电流镜和第六NMOS管，所述第三电流镜和所述第四电流镜连接，所述第六NMOS管的源极接地，所述第六NMOS管的漏极输出第一比例电流，所述第三电流镜包括第四PMOS管和第五PMOS管，所述第四PMOS管的源极连接电源电压，所述第四PMOS管的漏极连接基准电流源，所述第四PMOS管的栅极连接所述第五PMOS管的栅极，所述第五PMOS管的源极连接电源电压，所述第五PMOS管的栅极和漏极短接，所述等比例电流产生电路还包括第二子电路，所述第二子电路包括第九NMOS管、第五电流镜和第六电流镜，所述第五电流镜和所述第六电流镜连接，所述第五电流镜通过第八PMOS管与所述第五PMOS管的栅极连接，所述第九NMOS管的源极接地，所述第九NMOS管的漏极输出第二比例电流；
所述电流产生单元还包括外部电流源电路，所述外部电流源电路用于产生外部输出电流，所述外部电流源电路包括第一电流镜、第二电流镜和第三NMOS管，所述第一电流镜与所述第二电流镜连接，第二电流镜连接所述第三NMOS管，所述第三NMOS管的源极连接接地端，所述第三NMOS管的栅极连接外部输入端口，所述外部输入端口与接地端之间连接外部电阻；
电流比较单元，连接所述电流产生单元，用于比较所述若干比较电流而产生若干逻辑判断电平；以及
编码单元，连接所述电流比较单元，用于对所述若干逻辑判断电平进行编码而产生若干从机地址。
2.如权利要求1所述的IO接口电路，其特征在于，所述第一电流镜包括第一PMOS管、第二PMOS管和第三PMOS管，所述第一PMOS管的源极和所述第二PMOS管的源极均连接电源电压，所述第二PMOS管的栅极与漏极短接，所述第三PMOS管的源极连接所述电源电压，所述第三PMOS管的栅极连接所述第一PMOS管的栅极和第二PMOS管的栅极，所述第三PMOS管的漏极输出外部输出电流。
3.如权利要求2所述的IO接口电路，其特征在于，所述第二电流镜包括第一NMOS管和第二NMOS管，所述第一NMOS管的漏极连接所述第一PMOS管的漏极，所述第一NMOS管的栅极连接所述第二NMOS管的栅极，所述第一NMOS管的源极连接所述第三NMOS管的漏极，所述第一NMOS管的漏极与栅极短接，所述第二NMOS管的漏极连接所述第二PMOS管的漏极，所述第二NMOS管的源极连接所述第三NMOS管的栅极和所述外部输入端口。
4.如权利要求1所述的IO接口电路，其特征在于，所述第七电流镜包括第九PMOS管、第十PMOS管和第十一PMOS管，所述第九PMOS管的源极、所述第十PMOS管的源极和所述第十一PMOS管的源极均连接电源电压，所述第九PMOS管的栅极连接所述第十PMOS管的栅极和第十一PMOS管的栅极，所述第十PMOS管的栅极与漏极短接，所述第十一PMOS管的漏极输出所述基准电流。
5.如权利要求4所述的IO接口电路，其特征在于，所述第八电流镜包括第十NMOS管和第十一NMOS管，所述第十NMOS管的漏极连接所述第九PMOS管的漏极，所述第十NMOS管的栅极连接所述第十一NMOS管的栅极，所述第十NMOS管的源极连接所述第十二NMOS管的漏极，所述第十NMOS管的漏极与栅极短接，所述第十一NMOS管的漏极连接所述第十PMOS管的漏极，所述第十一NMOS管的源极连接所述外部输入端口和所述第十二NMOS管的栅极。
6.如权利要求1所述的IO接口电路，其特征在于，所述第四电流镜包括第四NMOS管和第五NMOS管，所述第四NMOS管的漏极连接所述基准电流源，所述第四NMOS管的源极连接公共接地端，所述第四NMOS管的栅极连接所述第五NMOS管的栅极和所述第六NMOS管的栅极，所述第四NMOS管的漏极和栅极短接，所述第五NMOS管的漏极连接所述第五PMOS管的漏极，所述第五NMOS管的源极连接公共接地端，所述第五NMOS管的栅极连接所述第六NMOS管的栅极。
7.如权利要求1所述的IO接口电路，其特征在于，所述第五电流镜包括第六PMOS管和第七PMOS管，所述第六PMOS管的源极和所述第七PMOS管的源极均连接电源电压，所述第六PMOS管的漏极连接所述第八PMOS管的漏极，所述第六PMOS管的栅极连接所述第七PMOS管的栅极，所述第七PMOS管的漏极和栅极短接。
8.如权利要求7所述的IO接口电路，其特征在于，所述第六电流镜包括第七NMOS管和第八NMOS管，所述第七NMOS管的漏极连接所述第八PMOS管的漏极，所述第七NMOS管的源极连接公共接地端，所述第七NMOS管的栅极连接所述第八NMOS管的栅极和所述第九NMOS管的栅极，所述第七NMOS管的漏极和栅极短接，所述第八NMOS管的漏极连接所述第七PMOS管的漏极，所述第八NMOS管的源极连接公共接地端。
9.一种通信设备，其特征在于，包括从机，所述从机上设置如权利要求1-8任意一项所述的IO接口电路。
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