TWI565241B

TWI565241B - 輸入輸出緩衝電路

Info

Publication number: TWI565241B
Application number: TW104112587A
Authority: TW
Inventors: 王政治; 顏在德
Original assignee: 新唐科技股份有限公司
Priority date: 2015-04-20
Filing date: 2015-04-20
Publication date: 2017-01-01
Also published as: CN106209062A; TW201639303A; US20160308346A1; CN106209062B; US10566781B2

Description

輸入輸出緩衝電路

本發明中所述實施例內容是有關於一種電路，且特別是有關於一種輸入輸出緩衝電路。

以目前技術而言，積體電路(IC)已可用來同時執行多種不同類型的工作，而且藉由將許多電路封裝於晶片或是整合不同用途的電路於一元件中的作法，更可因此增加積體電路整體的能力。舉例來說，控制晶片可包括數位和類比電路，以處理數位信號和類比信號，並進行其相應的功能。

然而，在上述晶片欲透過其中的輸入輸出埠(I/O port)處理信號的情形下，若是發生異常狀況(如：過電流狀況)的話，則通常無法對上述輸入輸出埠進行有效的保護，而且亦無法得知是否曾經有異常狀況發生於上述輸入輸出埠內。如此一來，上述晶片於使用時便可能存在誤動作的情形。

本發明內容之一實施方式係關於一種輸入輸出緩衝電路，其包含一輸入輸出單元以及一保護電路。輸入輸出單元具有一輸入輸出端，並用以依據一致能信號選擇性地於輸入輸出端進行接收信號及輸出信號。保護電路用以偵測輸入輸出端的電壓位準，並於輸入輸出端的電壓位準異常的情形下產生一邏輯控制信號關閉輸入輸出單元。保護電路包含一暫存器，暫存器用以於輸入輸出端的電壓位準異常的情形下閂鎖輸入輸出端的電壓位準所對應之至少一邏輯信號，並依據該至少一邏輯信號輸出邏輯控制信號，且於電源關閉回復至電源開啟時依據該至少一邏輯信號預設輸出邏輯控制信號。

本發明內容之另一實施方式係關於一種輸入輸出緩衝電路，其包含一輸入輸出單元以及一保護電路。輸入輸出單元具有一輸入輸出端，並包含一第一輸出開關及一第二輸出開關，其中第一輸出開關與第二輸出開關串疊耦接於輸入輸出端。保護電路電性耦接於第一輸出開關、第二輸出開關以及輸入輸出端，並包含一非揮發性暫存器。非揮發性暫存器用以閂鎖在電源關閉前所接收之對應輸入輸出端之電壓位準的至少一邏輯信號，並於電源關閉回復至電源開啟時預設輸出相應於該至少一邏輯信號之一邏輯控制信號，以依據邏輯控制信號選擇性地關斷第一輸出開關及第二輸出開關。

本發明內容旨在提供本揭示內容的簡化摘要，以使閱讀者對本揭示內容具備基本的理解。此發明內容並非本揭示內容的完整概述，且其用意並非在指出本發明實施例的重要(或關鍵)元件或界定本發明的範圍。

100‧‧‧電路系統

110‧‧‧處理單元

120、200、500、600、700‧‧‧輸入輸出緩衝電路

130‧‧‧外部電路

210‧‧‧輸入輸出單元

220、520、620、720‧‧‧保護電路

221、721‧‧‧暫存器

223、300、723、725‧‧‧延遲單元

225、227‧‧‧電壓偵測元件

310‧‧‧及閘

320‧‧‧延遲元件

502、504‧‧‧電阻單元

512、514、612、614‧‧‧偵測元件

602、702‧‧‧開關單元

810、820‧‧‧電流偵測單元

830‧‧‧電流鏡單元

第1圖是依照本發明實施例繪示一種電路系統的示意圖；第2圖是依照本發明第一實施例繪示一種輸入輸出緩衝電路的示意圖；第3A圖是依照本發明實施例繪示一種如第2圖所示之延遲單元的示意圖；第3B圖是依照本發明實施例繪示如第3A圖所示延遲單元之輸入信號及輸出信號的示意圖；第4圖是依照本發明實施例繪示一種如第2圖所示之暫存器的示意圖；第5圖是依照本發明第二實施例繪示一種輸入輸出緩衝電路的示意圖；第6圖是依照本發明第三實施例繪示一種輸入輸出緩衝電路的示意圖；第7圖是依照本發明第四實施例繪示一種輸入輸出緩衝電路的示意圖；以及第8圖是依照本發明實施例繪示一種如第7圖所示之暫存器的示意圖。

下文係舉實施例配合所附圖式作詳細說明，但所提供之實施例並非用以限制本發明所涵蓋的範圍，而結構運作之描述非用以限制其執行之順序，任何由元件重新組合之結構，所產生具有均等功效的裝置，皆為本發明所涵蓋的範圍。此外，圖式僅以說明為目的，並未依照原尺寸作圖。為使便於理解，下述說明中相同元件將以相同之符號標示來說明。

在全篇說明書與申請專利範圍所使用之用詞(terms)，除有特別註明外，通常具有每個用詞使用在此領域中、在此揭露之內容中與特殊內容中的平常意義。某些用以描述本揭露之用詞將於下或在此說明書的別處討論，以提供本領域技術人員在有關本揭露之描述上額外的引導。

關於本文中所使用之『約』、『大約』、『大致』或『基本上』一般通常係指數值之誤差或範圍，其依據不同技術而有不同變化，且其範圍對於本領域具通常知識者所理解係具有最廣泛的解釋，藉此涵蓋所有變形及類似結構。在一些實施例中，上述數值之誤差或範圍係指於百分之二十以內，較好地是於百分之十以內，而更佳地則是於百分之五以內。文中若無明確說明，其所提及的數值皆視作為近似值，例如可如『約』、『大約』或『大致』或『基本上』所表示的誤差或範圍，或其他近似值。

關於本文中所使用之『第一』、『第二』、...等，並非特別指稱次序或順位的意思，亦非用以限定本發明，其僅僅是為了區別以相同技術用語描述的元件或操作而已。

其次，在本文中所使用的用詞『包含』、『包括』、『具有』、『含有』等等，均為開放性的用語，即意指包含但不限於。

另外，關於本文中所使用之『耦接』或『連接』，均可指二或多個元件相互直接作實體或電性接觸，或是相互間接作實體或電性接觸，亦可指二或多個元件相互操作或動作。

第1圖是依照本發明實施例繪示一種電路系統的示意圖。如第1圖所示，電路系統100包含處理單元110、輸入輸出緩衝電路120以及外部電路130，其中輸入輸出緩衝電路120電性耦接於處理單元110和外部電路130之間，並可用以作為處理單元110和外部電路130間的信號傳輸聯結，使得處理單元110可透過輸入輸出緩衝電路120自外部電路130接收輸入信號SIN，或透過輸入輸出緩衝電路120傳送輸出信號SOUT至外部電路130。

在一些實施例中，處理單元110可以是微控制器、中央處理器(CPU)、數位信號處理器(DSP)、特殊應用積體電路(ASIC)或類似的控制元件或信號處理元件，或其組合。在另一些實施例中，外部電路130可以是配置於處理單元110外部的任何電路，並與處理單元110通信而進行相應的操作。

在不同實施例中，輸入輸出緩衝電路120與外部電路130之間亦可配置輸入輸出銲墊(I/O pad)(未繪示)，且輸入輸出緩衝電路120連同輸入輸出銲墊(I/O pad)可共同建立起處理單元110與外部電路130間的信號傳輸聯結。

此外，如第1圖所示，輸入輸出緩衝電路120配置於處理單元110之外，但在其他實施例中，輸入輸出緩衝電路120亦可與處理單元110配置於同一晶片中，故輸入輸出緩衝電路120的配置不以第1圖所示為限。

第2圖是依照本發明第一實施例繪示一種輸入輸出緩衝電路的示意圖。第2圖所示之輸入輸出緩衝電路200可應用於如第1圖所示之電路系統100，但不以其為限。如第2圖所示，輸入輸出緩衝電路200可包含一輸入輸出單元210以及一保護電路220。

輸入輸出單元210可具有一輸入輸出端I/O，並可用以依據一致能信號ENB選擇性地於輸入輸出端I/O進行接收信號及輸出信號，換句話說，致能信號ENB可用以決定輸入輸出端I/O是接收信號或輸出信號。於致能信號ENB具有例如邏輯位準0的情形下，在輸入輸出單元210接收一輸出信號OUT後，輸入輸出單元210可進一步依據致能信號ENB於輸入輸出端I/O輸出輸出信號OUT，其輸出信號OUT的邏輯位準可由輸出銲墊(如：第2圖所示OUT端)上所接收的信號而決定。相反地，於致能信號ENB具有例如邏輯位準1的情形下，輸入輸出單元210則可進一步依據致能信號ENB將於輸入輸出端I/O接收的數位輸入信號傳送至一輸入端IN。上述致能信號ENB的邏輯位準相應於輸入輸出單元210的操作僅為例示而已，並非用以限定本發明。換言之，本領域具通常知識者亦可依據實際需求，採用致能信號ENB的不同邏輯位準來控制輸入輸出單元210的操作。

其次，保護電路220可用以偵測輸入輸出端I/O的電壓位準，並可於輸入輸出端I/O的例如電壓位準異常(如：過電流所導致的電壓位準異常)的情形下產生一邏輯控制信號OCP。於輸入輸出端I/O的電壓位準異常的情形下，此邏輯控制信號OCP可關閉輸入輸出單元210，藉此保護輸入輸出單元210。

上述保護電路220包含一暫存器221，其中暫存器221可用以於例如輸入輸出端I/O的電壓位準異常的情形下閂鎖輸入輸出端I/O的電壓位準所對應之至少一邏輯信號(如：邏輯信號DEL_out)，並可依據該至少一邏輯信號(如：邏輯信號DEL_out)輸出邏輯控制信號OCP，且可於電源關閉回復至電源開啟時依據該至少一邏輯信號(如：邏輯信號DEL_out)預設輸出邏輯控制信號OCP。在一些實施例中，前述暫存器221為非揮發性暫存器(non-volatile register，NVR)。實作上，前述暫存器221可以RS正反器(RS flip-flop)或者其他類似的正反器或閂鎖器來實現。

在一些實施例中，如第2圖所示，輸入輸出單元210可包括輸出開關M1及M2，其中輸出開關M1與M2串疊耦接於輸入輸出端I/O。此外，保護電路220可電性耦接於輸出開關M1和M2以及輸入輸出端I/O。暫存器221可用以閂鎖在電源關閉前所接收之對應輸入輸出端I/O之電壓位準的至少一邏輯信號(如：邏輯信號DEL_out)，並可於電源關閉回復至電源開啟時預設輸出相應於該至少一邏輯信號之邏輯控制信號OCP，以依據邏輯控制信號OCP選擇性地關斷輸出開關M1和M2，藉此於輸入輸出端I/O的電壓位準異常(如：過電流所導致的電壓位準異常)的情形下進行保護操作。

如此一來，上述保護電路220可對輸入輸出單元210進行有效的保護，而且由於上述暫存器221可閂鎖在電源關閉前所接收之邏輯信號，並於電源關閉回復至電源開啟時預設輸出相應之邏輯控制信號OCP，因此使用者可藉此得知是否曾經有異常狀況發生於輸入輸出單元210內，避免輸入輸出緩衝電路200可能存在誤動作的情形。

在一些實施例中，如第2圖所示，保護電路220可更包含兩電壓偵測元件225和227，其中電壓偵測元件225和227各自可具有一輸入端電性耦接於輸入輸出端I/O，且電壓偵測元件225和227兩者的臨界電壓相異。具體而言，電壓偵測元件225可具有相對較高的臨界電壓VIH(如：2.0V)，電壓偵測元件227可具有相對較低的臨界電壓VIL(如：0.8V)。此外，電壓偵測元件225可用以比較輸入輸出端I/O的電壓與臨界電壓VIH，以輸出輸入輸出端I/O的電壓位準所對應之一邏輯信號SH。電壓偵測元件227可用以比較輸入輸出端I/O的電壓與臨界電壓VIL，以輸出輸入輸出端I/O的電壓位準所對應之一邏輯信號SL。

舉例來說，當輸入輸出端I/O的數位輸出具邏輯位準1時，輸入輸出端I/O的電壓高於臨界電壓VIH，而當輸入輸出端I/O的數位輸出具邏輯位準0時，輸入輸出端I/O的電壓低於臨界電壓VIL。依此，若是輸入輸出端I/O的電壓不符合上述情形的話(例如當輸入輸出端I/O的數位輸出具邏輯位準1，但輸入輸出端I/O的電壓卻低於臨界電壓VIH時，或是當輸入輸出端I/O的數位輸出具邏輯位準0，但輸入輸出端I/O的電壓卻高於臨界電壓VIL時)，則代表輸入輸出端I/O的電壓位準異常(如：過電流所導致的電壓位準異常)，此時電壓偵測元件225輸出相應的邏輯信號SH，或是電壓偵測元件227輸出相應的邏輯信號SL，使得邏輯信號DEL_out據以產生而傳送至暫存器221，以供暫存器221據以輸出邏輯控制信號OCP，並於電源關閉回復至電源開啟時預設輸出邏輯控制信號OCP，以利判斷是否曾經有異常狀況發生，以及可進一步保護晶片不因過電流而損壞。

另一方面，在一些實施例中，如第2圖所示，保護電路220可更包含一延遲單元223，其中延遲單元223可用以接收依據輸入輸出端I/O的電壓位準所相應產生之一邏輯信號DEL_in，並對邏輯信號DEL_in進行延遲一預定時間，以產生邏輯信號DEL_out，藉此可確保邏輯控制信號OCP是依據輸入輸出端I/O的電壓位準變動所相應產生，濾除相關雜訊的干擾，且排除由雜訊或暫態響應所導致偵測錯誤的情形。

需說明的是，保護電路220更可包含與延遲單元223及電壓偵測元件225和227協同操作的其他電路元件，如第2圖所示，故於此不再贅述。

第3A圖是依照本發明實施例繪示一種如第2圖所示之延遲單元的示意圖。第3B圖是依照本發明實施例繪示如第3A圖所示延遲單元之輸入信號及輸出信號的示意圖。如第 3A圖及第3B圖所示，延遲單元223包含及(AND)閘310和延遲元件320，其中延遲元件320用以對輸入的邏輯信號DEL_in延遲一段時間T，及閘310用以對輸入的邏輯信號DEL_in和延遲元件320的輸出進行AND邏輯運算，並輸出相應的邏輯信號DEL_out。

需說明的是，第2圖所示之延遲單元223不以第3A圖所示實施例為限，本領域具通常知識者可依據實際需求以不同的方式來實現延遲單元223。

第4圖是依照本發明實施例繪示一種如第2圖所示之暫存器的示意圖。如第4圖所示，暫存器221包含一電流源IS、開關SW1~SW8、反相器INV1和INV2、一或(OR)閘OR1以及一電阻式隨機存取記憶元件(resistive RAM，ReRAM)RE。

開關SW1之第一端電性耦接電流源IS於一暫存器輸出端Q。電阻式隨機存取記憶元件RE之第一端(如：節點N1)電性耦接開關SW1之第二端。開關SW2之第一端電性耦接電阻式隨機存取記憶元件RE之第二端(如：節點N2)。反相器INV1之輸出端電性耦接開關SW1和SW2之控制端。或閘OR1之輸出端電性耦接反相器INV1之輸入端，或閘OR1之第一輸入端電性耦接一暫存器控制端R，或閘OR1之第二輸入端電性耦接一暫存器輸入端S。開關SW3之第一端電性耦接電阻式隨機存取記憶元件RE之第一端(如：節點N1)，開關SW4之第一端電性耦接電阻式隨機存取記憶元件RE之第二端(如：節點N2)，且開關SW3和 SW4之控制端電性耦接或閘OR1之輸出端。開關SW5之第一端電性耦接開關SW3之第二端，開關SW5之第二端用以接收一電源電壓VDD，開關SW5之控制端電性耦接暫存器輸入端S。開關SW6之第一端電性耦接開關SW4之第二端，開關SW6之第二端用以接收一參考電壓GND(如：接地電壓)，開關SW6之控制端電性耦接暫存器輸入端S。開關SW7之第一端電性耦接開關SW3之第二端，開關SW7之第二端用以接收參考電壓GND。開關SW8之第一端電性耦接開關SW4之第二端，開關SW8之第二端用以接收電源電壓VDD。反相器INV2之輸出端電性耦接開關SW7和SW8之控制端，反相器INV2之輸入端電性耦接暫存器輸入端S。

操作上，當具邏輯位準1的信號傳送至暫存器控制端R時，在暫存器輸入端S所接收的操作信號(如：信號DEL_out)具邏輯位準1及0的情形下，或閘OR1之輸出端均具邏輯位準1，反相器INV1之輸出端具邏輯位準0，開關SW1和SW2關斷，開關SW3和SW4導通。當具邏輯位準1的信號(如：信號DEL_out)傳送至暫存器輸入端S時，反相器INV2之輸出端具邏輯位準0，開關SW7和SW8關斷，開關SW5和SW6導通，使得電阻式隨機存取記憶元件RE之第一端(如：節點N1)接收電源電壓VDD，而電阻式隨機存取記憶元件RE之第二端(如：節點N2)接收參考電壓GND。此時，電阻式隨機存取記憶元件RE可具有相對高電阻狀態，其可相應於邏輯位準1，亦即電阻式隨機存取記憶元件RE暫存相應於邏輯位準1的信號。

相反地，在開關SW3和SW4導通的情形下，當具邏輯位準0的信號(如：信號DEL_out)傳送至暫存器輸入端S時，反相器INV2之輸出端具邏輯位準1，開關SW7和SW8導通，開關SW5和SW6關斷，使得電阻式隨機存取記憶元件RE之第一端(如：節點N1)接收參考電壓GND，而電阻式隨機存取記憶元件RE之第二端(如：節點N2)接收電源電壓VDD。此時，電阻式隨機存取記憶元件RE可具有相對低電阻狀態，其可相應於邏輯位準0，亦即電阻式隨機存取記憶元件RE暫存相應於邏輯位準0的信號。

需說明的是，第4圖所示之暫存器僅為例示說明，並非用以限定本揭示內容。本領域具通常知識者在不脫離本揭示內容之精神和範圍內，當可作各種之更動與潤飾。舉例而言，在一些實施例中，第4圖所示之開關SW1~SW8可由NMOS電晶體來實現；在其他實施例中，第4圖所示之開關SW1~SW8可由PMOS電晶體來實現，且其他相關元件可對應做調整。

此外，當具邏輯位準1的信號傳送至暫存器控制端R時，反相器INV1之輸出端具邏輯位準0，開關SW1和SW2關斷，暫存器輸出端Q輸出相應於電源電壓VDD的信號。相反地，當具邏輯位準0的信號傳送至暫存器控制端R時，在暫存器輸入端S具邏輯位準0的情形下，反相器INV1之輸出端具邏輯位準1，開關SW1和SW2導通，此時電阻式隨機存取記憶元件RE所暫存的相應於邏輯位準0或1的信號則可透過暫存器輸出端Q輸出。

由上可知，當電源關閉時，第4圖所示之暫存器221可用以暫存或閂鎖相應於前一操作階段由暫存器輸入端S所接收的操作信號(如：信號DEL_out)。此外，於電源關閉回復至電源開啟時，在具邏輯位準0的信號傳送至暫存器控制端R且暫存器輸入端S所接收的操作信號(如：信號DEL_out)具邏輯位準0的情形下，電阻式隨機存取記憶元件RE所暫存的信號可透過暫存器輸出端Q輸出，使得暫存器221可立即輸出相應於前一操作階段的邏輯控制信號OCP，使得輸入輸出單元210能立即延續前一操作階段的信號處理。此外，使用者可藉此得知是否曾經有異常狀況發生於輸入輸出單元210內，且輸入輸出單元210可直接由相應於前一操作階段的邏輯控制信號OCP所控制，直接進行關閉而受到保護，避免輸入輸出緩衝電路200可能存在誤動作的情形。

第5圖是依照本發明第二實施例繪示一種輸入輸出緩衝電路的示意圖。第5圖所示之輸入輸出緩衝電路500可應用於如第1圖所示之電路系統100，但不以其為限。

相較於第2圖所示之實施例，於第5圖所示之輸入輸出緩衝電路500中，保護電路520可包含電阻單元502和504以及偵測元件512和514。電阻單元502電性耦接於輸出開關M1與輸入輸出端I/O之間，並可用以產生流經輸入輸出端I/O之操作電流所對應之一偵測電壓V1。電阻單元504電性耦接於輸出開關M2與輸入輸出端I/O之間，並可用以產生流經輸入輸出端I/O之操作電流所對應之一偵測電壓V2。偵測元件512包含兩輸入端，其分別電性耦接於電阻單元502之兩端，其中偵測元件512用以接收偵測電壓V1，並依據偵測電壓V1產生一邏輯信號L1。偵測元件514包含兩輸入端，其分別電性耦接於電阻單元504之兩端，其中偵測元件514用以接收偵測電壓V2，並依據偵測電壓V2產生一邏輯信號L2。依此，邏輯信號DEL_in可依據邏輯信號L1和L2由相應的邏輯電路所產生，且延遲單元223依據邏輯信號DEL_in產生相應的邏輯信號DEL_out，使得暫存器221依據邏輯信號DEL_out輸出邏輯控制信號OCP。

第6圖是依照本發明第三實施例繪示一種輸入輸出緩衝電路的示意圖。第6圖所示之輸入輸出緩衝電路600可應用於如第1圖所示之電路系統100，但不以其為限。

相較於第5圖所示之實施例，於第6圖所示之輸入輸出緩衝電路600中，保護電路620可包含開關單元602以及偵測元件612和614。開關單元602用以依據輸入輸出端I/O之電壓產生流經輸入輸出端I/O之操作電流所對應之一偵測電壓V1或V2。偵測元件612用以比較偵測電壓V1和一預設電壓VB1，以產生一邏輯信號L1。偵測元件614用以比較偵測電壓V2和一預設電壓VB2，以產生一邏輯信號L2。依此，邏輯信號DEL_in可由相應的邏輯電路依據邏輯信號L1和L2所產生，且延遲單元223依據邏輯信號DEL_in產生邏輯信號DEL_out，使得暫存器221依據邏輯信號DEL_out輸出邏輯控制信號OCP。

在一些實施例中，開關單元602可包含偵測開關M3和M4。偵測開關M3與輸出開關M1串疊耦接，且偵測開關M3的一端及控制端均電性耦接於輸入輸出端I/O。偵測開關M4與輸出開關M2串疊耦接，且偵測開關M4的一端及控制端均電性耦接於輸入輸出端I/O。偵測元件612具有一第一輸入端及一第二輸入端，其中第一輸入端用以接收預設電壓VB1，第二輸入端電性耦接偵測開關M3之控制端。偵測元件614具有一第一輸入端及一第二輸入端，其中第一輸入端用以接收預設電壓VB2，第二輸入端電性耦接偵測開關M4之控制端。

於操作上，當輸出信號OUT具有例如邏輯位準1時，偵測開關M3導通，使得偵測電壓V1依據流經輸入輸出端I/O之操作電流產生，而當輸出信號OUT具有例如邏輯位準0時，偵測開關M4導通，使得偵測電壓V2依據流經輸入輸出端I/O之操作電流產生。實作上，依據偵測開關M3和M4的配置，偵測電壓V1和V2可以相同或是相異。

依此，邏輯信號DEL_in可依據邏輯信號L1和L2由相應的邏輯電路所產生，且延遲單元223依據邏輯信號DEL_in產生相應的邏輯信號DEL_out，使得暫存器221依據邏輯信號DEL_out輸出邏輯控制信號OCP。

第7圖是依照本發明第四實施例繪示一種輸入輸出緩衝電路的示意圖。第7圖所示之輸入輸出緩衝電路700可應用於如第1圖所示之電路系統100，但不以其為限。

相較於第6圖所示之實施例，於第7圖所示之輸入輸出緩衝電路700中，保護電路720包含開關單元702，其中開關單元702可用以依據流經輸入輸出端I/O之操作電流產生對應之一偵測電壓VB，且偵測電壓VB可傳送至暫存器721，使得暫存器721可依據偵測電壓VB以及暫存器721的邏輯輸入端EPD和END所接收之邏輯信號進行操作，以輸出邏輯控制信號OCP。

在一些實施例中，開關單元702可包含偵測開關M3和M4。偵測開關M3與輸出開關M1串疊耦接，且偵測開關M3的一端及控制端均電性耦接於輸入輸出端I/O。偵測開關M4與輸出開關M2串疊耦接，且偵測開關M4的一端及控制端均電性耦接於輸入輸出端I/O。於操作上，當輸出信號OUT具有例如邏輯位準1時，偵測開關M3導通，使得偵測電壓VB依據流經輸入輸出端I/O之操作電流產生，而當輸出信號OUT具有例如邏輯位準0時，偵測開關M4導通，使得偵測電壓VB依據流經輸入輸出端I/O之操作電流產生。

此外，保護電路720可包含延遲單元723和725。延遲單元723透過反相器INV電性耦接暫存器721之邏輯輸入端EPD，而延遲單元725電性耦接暫存器721之邏輯輸入端END，其中延遲單元723和725的功能及操作類似第2圖所示之延遲單元223，故於此不再贅述。

第8圖是依照本發明實施例繪示一種如第7圖所示之暫存器的示意圖。如第8圖所示，暫存器721包含電流偵測單元810和820以及電阻式隨機存取記憶元件REC。電流偵測單元810可用以由偵測電壓VB以及邏輯輸入端EPD接收之邏輯信號所控制，以偵測一第一過電流事件，並於第一過電流事件發生時產生電流Isp。電流偵測單元820可用以由偵測電壓VB以及邏輯輸入端END接收之邏輯信號所控制，以偵測一第二過電流事件，並於第二過電流事件發生時產生電流Isn。電阻式隨機存取記憶元件REC可用以依據電流Isp及Isn中之一者儲存對應之一偵測邏輯位準，使得暫存器721可依據偵測邏輯位準於一暫存器輸出端Q輸出邏輯控制信號OCP，且可於電源關閉回復至電源開啟時預設輸出邏輯控制信號OCP。

在一些實施例中，電流偵測單元810包含開關T5和T6，開關T5和T6串疊耦接且與電流源IS並聯耦接，其中開關T5係由邏輯輸入端EPD接收之邏輯信號所控制，開關T6係由偵測電壓VB所控制。此外，電流偵測單元820包含開關T7和T8，開關T7和T8串疊耦接，其中開關T7係由偵測電壓VB所控制，開關T8係由邏輯輸入端END接收之邏輯信號所控制。

其次，在一些實施例中，如第8圖所示，暫存器721更包含一電流源IS、開關T1~T4、反相器INV11和INV22以及一電流鏡單元830。

開關T1之第一端電性耦接電流源IS。電阻式隨機存取記憶元件REC之第一端電性耦接開關T1之第二端。開關T2之第一端電性耦接電阻式隨機存取記憶元件REC之第二端。反相器INV11之輸出端電性耦接開關T1和T2之控制端，反相器INV11之輸入端電性耦接一暫存器控制端R。開關T3之第一端電性耦接電阻式隨機存取記憶元件REC之第一端，開關T3之第二端電性耦接一參考電壓GND(如：接地電壓)，開關T3之控制端電性耦接暫存器控制端R。開關T4之第一端電性耦接電阻式隨機存取記憶元件REC之第二端，開關T4之第二端電性耦接一電源電壓VDD，開關T4之控制端電性耦接暫存器控制端R。電流鏡單元830與電流源IS並聯耦接，且電性耦接開關T7之一端。反相器INV22之輸出端電性耦接可用以輸出邏輯控制信號OCP之暫存器輸出端Q，且反相器INV22之輸入端電性耦接開關T1之第一端。

操作上，如第7、8圖所示，於輸入輸出端I/O預設輸出的輸出信號OUT具邏輯位準1的情形下，當輸入輸出端I/O的電壓位準異常(如：過電流所導致的電壓位準異常)時，偵測電壓VB相應地下降，使得電流Isp相應地增加(如：大於200uA)。此時，電流Isp透過開關T1流入電阻式隨機存取記憶元件REC，使得電阻式隨機存取記憶元件REC儲存相應的邏輯位準(如：邏輯位準0)。然後，反相器INV22可再依據電阻式隨機存取記憶元件REC所儲存的邏輯位準於暫存器輸出端Q輸出相應的邏輯控制信號OCP(如：具邏輯位準1)。

另一方面，於輸入輸出端I/O預設輸出的輸出信號OUT具邏輯位準0的情形下，當輸入輸出端I/O的電壓位準異常(如：過電流所導致的電壓位準異常)時，偵測電壓VB相應地上升，使得電流Isn相應地增加(如：大於200uA)。此時，可透過電流鏡單元830以使電流Isn相應地產生於電流鏡單元830中，並流入電阻式隨機存取記憶元件REC，使得電阻式隨機存取記憶元件REC儲存相應的邏輯位準(如：邏輯位準0)。然後，反相器INV22再依據電阻式隨機存取記憶元件REC所儲存的邏輯位準於暫存器輸出端Q輸出相應的邏輯控制信號OCP(如：具邏輯位準1)。

如此一來，暫存器721便可依據偵測電壓VB以及邏輯輸入端EPD和END所接收之邏輯信號，於輸入輸出端I/O的電壓位準異常(如：過電流所導致的電壓位準異常)時輸出邏輯控制信號OCP，並可於電源關閉回復至電源開啟時預設輸出邏輯控制信號OCP，藉此保護輸入輸出緩衝電路700。

需說明的是，上述第2、5、6、7圖所示實施例可以獨立配置或結合配置。舉例來說，保護電路可以同時包含第2圖所示之電壓偵測元件225和227以及第5圖所示之電阻單元502和504以及偵測元件512和514。因此，上述第2、5、6、7圖所示實施例僅為例示，並非用以限定本發明。

由上述本發明之實施例可知，應用前述的輸入輸出緩衝電路可以由上述暫存器閂鎖在電源關閉前所接收之邏輯信號，並輸出相應之邏輯控制信號以保護輸入輸出單元，同時可於電源關閉回復至電源開啟時預設輸出相應之邏輯控制信號，因此使用者可藉此得知是否曾經有異常狀況發生於輸入輸出單元內，避免輸入輸出緩衝電路可能存在誤動作的情形。

雖然本揭示內容已以實施方式揭露如上，然其並非用以限定本發明，任何本領域具通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本揭示內容之保護範圍當視後附之申請專利範圍所界定者為準。

200‧‧‧輸入輸出緩衝電路

210‧‧‧輸入輸出單元

220‧‧‧保護電路

221‧‧‧暫存器

223‧‧‧延遲單元

225、227‧‧‧電壓偵測元件

Claims

一種輸入輸出緩衝電路，包含：一輸入輸出單元，具有一輸入輸出端，並用以依據一致能信號選擇性地於該輸入輸出端進行接收信號及輸出信號；以及一保護電路，用以偵測該輸入輸出端的電壓位準，並於該輸入輸出端的電壓位準異常的情形下產生一邏輯控制信號關閉該輸入輸出單元，其中該保護電路包含：一暫存器，用以於該輸入輸出端的電壓位準異常的情形下閂鎖該輸入輸出端的電壓位準所對應之至少一邏輯信號，並依據該至少一邏輯信號輸出該邏輯控制信號，且於電源關閉回復至電源開啟時依據該至少一邏輯信號預設輸出該邏輯控制信號。
如請求項1所述之輸入輸出緩衝電路，其中該保護電路更包含：一第一電壓偵測元件，用以比較該輸入輸出端的電壓與一第一臨界電壓，以輸出該輸入輸出端的電壓位準所對應之一第一邏輯信號；以及一第二電壓偵測元件，用以比較該輸入輸出端的電壓與一第二臨界電壓，以輸出該輸入輸出端的電壓位準所對應之一第二邏輯信號；其中該第一臨界電壓與該第二臨界電壓相異；其中該暫存器係依據該第一邏輯信號及該第二邏輯信號輸出該邏輯控制信號。
如請求項1所述之輸入輸出緩衝電路，其中該保護電路更包含：一第一電阻單元，用以產生流經該輸入輸出端之操作電流所對應之一第一偵測電壓；一第一偵測元件，用以接收該第一偵測電壓，並依據該第一偵測電壓產生一第一邏輯信號；一第二電阻單元，用以產生流經該輸入輸出端之操作電流所對應之一第二偵測電壓；以及一第二偵測元件，用以接收該第二偵測電壓，並依據該第二偵測電壓產生一第二邏輯信號；其中該暫存器係依據該第一邏輯信號及該第二邏輯信號輸出該邏輯控制信號。
如請求項1所述之輸入輸出緩衝電路，其中該保護電路更包含：一開關單元，用以依據該輸入輸出端之電壓產生流經該輸入輸出端之操作電流所對應之一偵測電壓；一第一偵測元件，用以比較該偵測電壓和一第一預設電壓，以產生一第一偵測邏輯信號；以及一第二偵測元件，用以比較該偵測電壓和一第二預設電壓，以產生一第二偵測邏輯信號；其中該暫存器係依據該第一偵測邏輯信號及該第二偵測邏輯信號輸出該邏輯控制信號。
如請求項1至4中任一者所述之輸入輸出緩衝電路，其中該暫存器包含一電阻式隨機存取記憶元件。
如請求項1所述之輸入輸出緩衝電路，其中該保護電路更包含：一開關單元，用以產生流經該輸入輸出端之操作電流所對應之一偵測電壓；其中該暫存器用以接收該偵測電壓，並依據該偵測電壓以及該至少一邏輯信號輸出該邏輯控制信號。
如請求項6所述之輸入輸出緩衝電路，其中該暫存器更包含：一第一電流偵測單元，用以由該偵測電壓以及一第一邏輯信號所控制以偵測一第一過電流事件，並於該第一過電流事件發生時產生一第一電流；一第二電流偵測單元，用以由該偵測電壓以及一第二邏輯信號所控制以偵測一第二過電流事件，並於該第二過電流事件發生時產生一第二電流；以及一電阻式隨機存取記憶元件，用以依據該第一電流及該第二電流中之一者儲存對應之一偵測邏輯位準；其中該暫存器係用以於電源關閉回復至電源開啟時依據該偵測邏輯位準輸出該邏輯控制信號。
一種輸入輸出緩衝電路，包含：一輸入輸出單元，具有一輸入輸出端，並包含一第一輸出開關及一第二輸出開關，其中該第一輸出開關與該第二輸出開關串疊耦接於該輸入輸出端；以及一保護電路，電性耦接於該第一輸出開關、該第二輸出開關以及該輸入輸出端，並包含：一非揮發性暫存器，用以閂鎖在電源關閉前所接收之對應該輸入輸出端之電壓位準的至少一邏輯信號，並於電源關閉回復至電源開啟時預設輸出相應於該至少一邏輯信號之一邏輯控制信號，以依據該邏輯控制信號選擇性地關斷該第一輸出開關及該第二輸出開關。
如請求項8所述之輸入輸出緩衝電路，其中該保護電路更包含一第一電壓偵測元件以及一第二電壓偵測元件，該第一電壓偵測元件及該第二電壓偵測元件各自具有一輸入端電性耦接於該輸入輸出端，該第一電壓偵測元件及該第二電壓偵測元件兩者的臨界電壓相異。
如請求項8所述之輸入輸出緩衝電路，其中該保護電路更包含：一第一電阻單元，電性耦接於該第一輸出開關與該輸入輸出端之間；一第二電阻單元，電性耦接於該第二輸出開關與該輸入輸出端之間；一第一偵測元件，包含兩輸入端，分別電性耦接於該第一電阻單元之兩端；以及一第二偵測元件，包含兩輸入端，分別電性耦接於該第二電阻單元之兩端。
如請求項8所述之輸入輸出緩衝電路，其中該保護電路更包含：一第一偵測開關，與該第一輸出開關串疊耦接，其中該第一偵測開關具有一控制端及一第一端均電性耦接於該輸入輸出端；一第二偵測開關，與該第二輸出開關串疊耦接，其中該第二偵測開關具有一控制端及一第一端均電性耦接於該輸入輸出端；一第一偵測元件，具有一第一輸入端及一第二輸入端，其中該第一輸入端用以接收一第一預設電壓，該第二輸入端電性耦接該第一偵測開關之該控制端；以及一第二偵測元件，具有一第一輸入端及一第二輸入端，其中該第一輸入端用以接收一第二預設電壓，該第二輸入端電性耦接該第二偵測開關之該控制端。
如請求項8至11中任一者所述之輸入輸出緩衝電路，其中該非揮發性暫存器包含一電阻式隨機存取記憶元件。
如請求項8至11中任一者所述之輸入輸出緩衝電路，其中該非揮發性暫存器包含：一電流源；一第一開關，該第一開關之第一端電性耦接該電流源於一暫存器輸出端；一電阻式隨機存取記憶元件，該電阻式隨機存取記憶元件之第一端電性耦接該第一開關之第二端；一第二開關，該第二開關之第一端電性耦接該電阻式隨機存取記憶元件之第二端；一第一反相器，該第一反相器之輸出端電性耦接該第一及第二開關之控制端；一或閘，該或閘之輸出端電性耦接該第一反相器之輸入端，該或閘之第一輸入端電性耦接一暫存器控制端，該或閘之第二輸入端電性耦接一暫存器輸入端；一第三開關，該第三開關之第一端電性耦接該電阻式隨機存取記憶元件之第一端，該第三開關之控制端電性耦接該或閘之輸出端；一第四開關，該第四開關之第一端電性耦接該電阻式隨機存取記憶元件之第二端，該第四開關之控制端電性耦接該或閘之輸出端；一第五開關，該第五開關之第一端電性耦接該第三開關之第二端，該第五開關之第二端用以接收一電源電壓，該第五開關之控制端電性耦接該暫存器輸入端；一第六開關，該第六開關之第一端電性耦接該第四開關之第二端，該第六開關之第二端用以接收一參考電壓，該第六開關之控制端電性耦接該暫存器輸入端；一第七開關，該第七開關之第一端電性耦接該第三開關之第二端，該第七開關之第二端用以接收該參考電壓；一第八開關，該第八開關之第一端電性耦接該第四開關之第二端，該第八開關之第二端用以接收該電源電壓；以及一第二反相器，該第二反相器之輸出端電性耦接該第七及第八開關之控制端，該第二反相器之輸入端電性耦接該暫存器輸入端。
如請求項8所述之輸入輸出緩衝電路，其中該保護電路更包含：一第一偵測開關，與該第一輸出開關串疊耦接，其中該第一偵測開關具有一控制端及一第一端均電性耦接於該輸入輸出端；以及一第二偵測開關，與該第二輸出開關串疊耦接，其中該第二偵測開關具有一控制端及一第一端均電性耦接於該輸入輸出端，其中該輸入輸出端依據該第一偵測開關和該第二偵測開關之操作具有一偵測電壓，該非揮發性暫存器用以接收該偵測電壓，並依據該偵測電壓以及該至少一邏輯信號輸出該邏輯控制信號。
如請求項14所述之輸入輸出緩衝電路，其中該非揮發性暫存器包含：一電流源；一第一開關，該第一開關之第一端電性耦接該電流源；一電阻式隨機存取記憶元件，該電阻式隨機存取記憶元件之第一端電性耦接該第一開關之第二端；一第二開關，該第二開關之第一端電性耦接該電阻式隨機存取記憶元件之第二端；一第一反相器，該第一反相器之輸出端電性耦接該第一及第二開關之控制端，該第一反相器之輸入端電性耦接一暫存器控制端；一第三開關，該第三開關之第一端電性耦接該電阻式隨機存取記憶元件之第一端，該第三開關之第二端電性耦接一參考電壓，該第三開關之控制端電性耦接該暫存器控制端；一第四開關，該第四開關之第一端電性耦接該電阻式隨機存取記憶元件之第二端，該第四開關之第二端電性耦接一電源電壓，該第四開關之控制端電性耦接該暫存器控制端；一第五開關及一第六開關，該第五開關及第六開關串疊耦接且與該電流源並聯耦接，該第五開關係由一第一邏輯信號所控制，該第六開關係由該偵測電壓所控制；一電流鏡單元，與該電流源並聯耦接；一第七開關及一第八開關，該第七開關及第八開關串疊耦接且與該電流鏡單元電性耦接，該第七開關係由一第二邏輯信號所控制，該第八開關係由該偵測電壓所控制；以及一第二反相器，該第二反相器之輸出端電性耦接一暫存器輸出端用以輸出該邏輯控制信號，該第一反相器之輸入端電性耦接該第一開關之第一端。