KR101803465B1 - 다수 판정 회로 - Google Patents

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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H03K19/23—Majority or minority circuits, i.e. giving output having the state of the majority or the minority of the inputs

Abstract

본 발명의 다수 판정 회로는 제1데이터와 제2데이터를 비교하여 제1논리값인 비트의 개수가 많은 데이터를 판정하는 다수 판정부; 및 상기 제1데이터 중 상기 제1논리값인 비트의 개수와 상기 제2데이터 중 상기 제1논리값인 비트의 개수가 동일한 경우, 오프셋이 제1설정값이면 상기 다수 판정부가 상기 제1데이터를 상기 제1논리값인 비트의 개수가 많다고 판정하도록 하고, 상기 오프셋이 제2설정값이면 상기 다수 판정부가 상기 제2데이터를 상기 제1논리값인 비트의 개수가 많다고 판정하도록 하는 오프셋 인가부를 포함하고, 상기 오프셋은 제1페이즈에서는 상기 제1설정값이고, 제2페이즈에서는 상기 제2설정값이다.

Description

다수 판정 회로{MAJORITY DECISION CIRCUIT}
본 발명은 다수 판정 회로에 관한 것이다.
다수 판정 회로는 입력되는 2개의 데이터(1비트 이상의 디지털 신호)를 비교하여 어떤 데이터가 특정한 논리값을 가지는 비트의 개수(예를 들어 '1' 또는 '0')가 많은지 판단하는 회로이다. 다수 판정 회로에는 아날로그 다수 판정 회로나 디지털 다수 판정 회로가 있다.
도 1은 종래의 아날로그 다수 판정 회로의 구성도이다.
도 1에 도시된 바와 같이, 아날로그 다수 판정 회로는 제1데이터(D1<0:3>)를 입력받는 제1전류원(110), 제2데이터(D2<0:3>)를 입력받는 제2전류원(120) 및 제1데이터(D1<0:3>)와 제2데이터(D2<0:3>) 중 '1'(또는 '0')인 비트의 개수를 비교한 결과에 따라 전압이 결정되는 제1, 2노드(N1, N2)를 포함한다. 또한 인에이블 신호(EN)에 의해 턴온되거나 턴오프되는 공통노드(COM)에 연결된 공통 트랜지스터(T_COM)를 포함한다.
제1전류원(110)는 제1데이터(D1<0:3>)에 응답하여 제1노드(N1)에 흐르는 전류의 양을 결정하고, 이러한 전류에 의해 제1저항(R1)에서 발생하는 전압강하에 의해 제1노드(N1)의 전압이 결정된다. 또한 제2전류원(120)는 제2데이터(D2<0:3>)에 응답하여 제2노드(N2)에 흐르는 전류의 양을 결정하고, 이러한 전류에 의해 제2저항(R2)에서 발생하는 전압강하에 의해 제2노드(N2)의 전압이 결정된다. 이러한 동작을 위해 제1전류원(110)는 제1데이터(D1<0:3>) 중 자신에게 입력되는 비트의 논리값에 따라 온/오프되는 다수의 제1트랜지스터(T1_0 ~ T1_3)를 포함하고, 제2전류원(120)은 제2데이터(D2<0:3>) 중 자신에게 입력되는 비트의 논리값에 따라 온/오프되는 다수의 제2트랜지스터(T2_0 ~ T2_3)를 포함한다.
아날로그 다수 판정 회로는 인에이블 신호(EN)에 의해 활성화되거나 비활성화된다. 인에이블 신호(EN)가 활성화('하이')되어 공통 트랜지스터(T_COM)가 턴온되면 공통노드(COM)를 통해 제1전류원(110)과 제2전류원(120)에 의해서 각각 제1노드(N1)와 제2노드(N2)에 전류가 흐르므로 아날로그 다수 판정 회로는 입력된 제1데이터(D1<0:3>) 및 제2데이터(D2<0:3>)에 대해서 다수 판정 동작을 수행한다. 인에이블 신호(EN)가 비활성화('로우')되어 공통 트랜지스터(T_C0M)가 턴오프되면 공통노드(COM)를 통해 전류가 흐르지 않아 제1, 2저항(R1, R2)에 의한 전압강하가 발생하지 않으므로 아날로그 다수 판정 회로는 다수 판정 동작을 수행하지 않는다. 참고로 다수 판정 동작은 입력된 데이터(D1<0:3>, D2<0:3>) 중 어떤 데이터가 특정 논리값을 가지는 비트의 개수가 많은지 판정하는 동작을 말한다.
도 1의 아날로그 다수 판정 회로의 동작은 다음과 같다.
제1데이터(D1<0:3>) 중 '1'인 비트의 개수가 제2데이터(D2<0:3>) 중 '1'인 비트의 개수보다 많으면 다수의 제1트랜지스터(T1_0 ~ T1_3) 중 턴온된 트랜지스터의 개수가 다수의 제2트랜지스터(T2_0 ~ T2_3) 중 턴온된 트랜지스터의 개수보다 많아지므로 제1노드(N1)에 흐르는 전류가 제2노드(N2)에 흐르는 전류보다 커진다. 따라서 제2저항(R2)보다 제1저항(R1)에서 큰 전압강하가 발생하므로 제1노드(N1)의 전압이 제2노드(N2) 전압보다 낮아진다. 즉 제1데이터(D1<0:3>) 중 '1'인 비트의 개수가 제2데이터(D2<0:3>) 중 '1'인 비트의 개수보다 많으면 제1노드(N1)의 전압은 '로우'레벨 되고, 제2노드(N2)의 전압은 '하이'레벨이 된다. 반대의 경우(제2데이터(D2<0:3>) 중 '1'인 비트의 개수가 제1데이터(D1<0:3>) 중 '1'인 비트의 개수보다 많은 경우) 제1노드(N1)의 전압은 '하이'레벨이 되고, 제2노드(N2)의 전압은 '로우'레벨이 된다.
여기서 아날로그 다수 판정 회로는 인에이블 신호(EN)가 클럭신호(clock signal)인 경우 아날로그 다수 판정 회로는 클럭신호의 '하이'레벨 구간에서 활성화되고(다수 판정 동작을 수행함), 클럭신호의 '로우'레벨 구간에서 비활성화(제1노드(N1) 및 제2노드(N2)가 모두 '하이'레벨이 됨)된다.
아날로그 다수 판정 회로는 사용하는 트랜지스터의 개수가 적어 면적이 작고, 소모 전력이 적으면서 고속 동작이 가능하다는 장점이 있지만 2개의 입력 데이터의 각 비트 중 '1'인 비트의 개수가 동일한 경우 이를 나타내는 신호를 출력할 수 없다는 단점이 있다.
디지털 다수 판정 회로의 경우 2개의 가산기(adder)를 이용하여 제1데이터(D1<0:3>) 중 '1'인 비트의 개수를 더해 출력하고, 제2데이터(D2<0:3>) 중 '1'인 비트의 개수를 더해 출력한다. 그 다음 비교기(comparator)를 이용하여 가산기들의 출력 결과를 비교하여 다수를 판정한다. 비교기는 가산기의 출력 결과가 동일한 경우 입력된 2개의 데이터 중 '1'인 비트의 개수가 동일함을 나타내는 신호를 활성화한다. 그런데 가산기와 비교기는 구현이 복잡하고, 많은 트랜지스터를 필요로 하므로 회로의 면적이 증가한다는 단점이 있다.
본 발명은 구성이 간단하고, 면적이 작으면서도 입력되는 2개의 데이터의 각 비트 중 특정 논리값을 나타내는 비트의 개수를 비교한 결과를 출력하되, 입력되는 2개의 데이터의 각 비트 중 특정 논리값을 나타내는 비트의 개수가 동일한 경우 이를 나타내는 신호를 출력하는 다수 판정 회로를 제공한다.
본 발명에 따른 다수 판정 회로는 제1데이터와 제2데이터를 비교하여 제1논리값인 비트의 개수가 많은 데이터를 판정하는 다수 판정부; 및 상기 제1데이터 중 상기 제1논리값인 비트의 개수와 상기 제2데이터 중 상기 제1논리값인 비트의 개수가 동일한 경우, 오프셋이 제1설정값이면 상기 다수 판정부가 상기 제1데이터를 상기 제1논리값인 비트의 개수가 많다고 판정하도록 하고, 상기 오프셋이 제2설정값이면 상기 다수 판정부가 상기 제2데이터를 상기 제1논리값인 비트의 개수가 많다고 판정하도록 하는 오프셋 인가부를 포함할 수 있고, 상기 오프셋은 제1페이즈에서는 상기 제1설정값이고, 제2페이즈에서는 상기 제2설정값일 수 있다.
또한 본 발명에 따른 다수 판정 회로는 제1노드에 연결되어 전압강하를 일으키는 제1저항성 소자; 제2노드에 연결되어 전압강하를 일으키는 제2저항성 소자; 제1데이터에 의해 결정되는 양의 전류를 상기 제1노드에 흐르게 하는 제1전류원; 제2데이터에 의해 결정되는 양의 전류를 상기 제2노드에 흐르게 하는 제2전류원; 오프셋이 제1설정값이면 상기 제1노드에 추가적인 전류를 흐르게 하는 제1추가 전류원; 및 상기 오프셋이 제2설정값이면 상기 제2노드에 추가적인 전류를 흐르게 하는 제2추가 전류원을 포함할 수 있고, 상기 오프셋은 제1페이즈에서는 상기 제1설정값이고, 제2페이즈에서는 상기 제2설정값일 수 있다.
또한 본 발명에 따른 다수 판정 회로는 제1데이터와 제2데이터를 비교하여 제1논리값인 비트의 개수가 많은 데이터를 판정한 결과를 출력하되, 상기 제1데이터 중 상기 제1논리값인 비트의 개수와 상기 제2데이터 중 상기 제1논리값인 비트의 개수가 동일하면 상기 제1논리값을 출력하는 제1다수 판정부; 제1데이터와 제2데이터를 비교하여 제1논리값인 비트의 개수가 많은 데이터를 판정한 결과를 출력하되, 상기 제1데이터 중 상기 제1논리값인 비트의 개수와 상기 제2데이터 중 상기 제1논리값인 비트의 개수가 동일하면 상기 제1논리값을 반전한 제2논리값을 출력하는 제2다수 판정부; 및 상기 제1다수 판정부의 출력과 상기 제2다수 판정부의 출력의 논리값이 다르면 상기 제1데이터 중 상기 제1논리값인 비트의 개수와 상기 제2데이터 중 상기 제1논리값인 비트의 개수가 동일함을 나타내는 동일신호를 활성화하는 동일신호 생성부를 포함할 수 있다.
본 발명에 따른 다수 판정 회로는 입력되는 2개의 데이터의 각 비트 중 특정 논리값을 나타내는 비트의 개수가 동일한 경우 출력 신호를 토글시키거나, 2개의 데이터의 각 비트 중 특정 논리값을 나타내는 비트의 개수가 동일한 경우를 이를 나타내는 신호를 출력할 수 있다.
도 1은 종래의 아날로그 다수 판정 회로의 구성도,
도 2는 본 발명의 일실시예에 따른 다수 판정 회로의 구성도,
도 3은 도 2의 다수 판정 회로의 동작을 설명하기 위한 파형도,
도 4는 본 발명의 다른 일 실시예에 따른 다수 판정 회로의 구성도,
도 5는 도 4의 다수 판정 회로의 동작을 설명하기 위한 파형도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
이하에서 '로우'(레벨)는 논리값 '0'과 '하이'(레벨)는 논리값 '1'과 동일한 의미를 가진다. 신호의 활성화 레벨 및 비활성화 레벨은 '하이' 또는 '로우'로 각 신호마다 달라지거나 설계에 따라 달라질 수 있다. 또한 특정노드의 전압이 '하이'(레벨) 또는 '로우'(레벨)이라는 것은 특정노드의 전압이 나타내는 논리값이 '하이'(레벨) 또는 '로우'(레벨)이라는 것을 의미한다.
도 2는 본 발명의 일실시예에 따른 다수 판정 회로의 구성도이다.
도 2에 도시된 바와 같이, 제1데이터(D1<0:3>)와 제2데이터(D2<0:3>)를 비교하여 제1논리값인 비트의 개수가 많은 데이터를 판정하는 다수 판정부(210) 및 제1데이터(D1<0:3>) 중 제1논리값인 비트의 개수와 제2데이터(D2<0:3>) 중 제1논리값인 비트의 개수가 동일한 경우, 오프셋(OFF<0:1>)이 제1설정값이면 다수 판정부(210)가 제1데이터(D1<0:3>)를 제1논리값인 비트의 개수가 많다고 판정하도록 하고, 오프셋(OFF<0:1>)이 제2설정값이면 다수 판정부(210)가 제2데이터(D2<0:3>)를 제1논리값인 비트의 개수가 많다고 판정하도록 하는 오프셋 인가부(220)를 포함하고, 오프셋(OFF<0:1>)은 제1페이즈에서는 제1설정값이고, 제2페이즈에서는 제2설정값이다.
여기서 제1논리값은 '1'(또는 '하이') 이거나 '0'(또는 '로우')일 수 있다. 이하에서는 제1논리값이 '1'인 경우에 대해 설명한다.
도 2를 참조하여 다수 판정 회로에 대해 설명한다. 다수 판정 회로에 입력된 제1데이터(D1<0:3>) 중 '1'인 비트의 개수와 제2데이터(D2<0:3>) 중 '1'인 비트의 개수가 다른 경우와 동일한 경우에 대해 나누어 설명한다.
(1) 제1데이터(D1<0:3>) 중 '1'인 비트의 개수와 제2데이터(D2<0:3>) 중 '1'인 비트의 개수가 다른 경우
제1데이터(D1<0:3>) 중 '1'인 비트의 개수와 제2데이터(D2<0:3>) 중 '1'인 비트의 개수가 다르면 제1페이즈에서 다수 판정부(210)의 판정 결과와 제2페이즈에서 다수 판정부(210)의 다수 판정 결과가 동일하다.
다수 판정부(210)는 제1데이터(D1<0:3>)와 제2데이터(D2<0:3>)를 입력받아 제1데이터(D1<0:3>) 및 제2데이터(D2<0:2>) 중 어떤 데이터가 '1'인 비트의 개수가 많은지 판정한다. 다수 판정부(210)의 판정 결과에 따라 제1노드(N1) 및 제2노드(N2)의 전압이 다음과 같이 결정된다. 제1데이터(D1<0:3>) 중 '1'인 비트의 개수가 제2데이터(D2<0:3>) 중 '1'인 비트의 개수보다 많으면 제1노드(N1)의 전압은 '로우', 제2노드(N2)의 전압은 '하이'가 된다. 반대로 제2데이터(D2<0:3>) 중 '1'인 비트의 개수가 제1데이터(D1<0:3>) 중 '1'인 비트의 개수보다 많으면 제1노드(N1)의 전압은 '하이', 제2노드(N2)의 전압은 '로우'가 된다. 제1데이터(D1<0:3>) 중 '1'인 비트의 개수와 제2데이터(D2<0:3>) 중 '1'인 비트의 개수가 다른 경우 오프셋(OFF<0:1>)의 값에 관계없이 오프셋 인가부(220)는 다수 판정부(210)의 판정(즉 제1노드(N1)의 전압 및 제2노드(N2)의 전압)에 영향을 미치지 않는다(이유에 대해서는 후술함).
이러한 동작을 위해 다수 판정부(210)는 제1노드(N1)에 연결되어 전압강하를 일으키는 제1저항성 소자(R1), 제2노드(N2)에 연결되어 전압강하를 일으키는 제2저항성 소자(R2) 제1데이터(D1<0:3>)에 의해 결정되는 양의 전류를 제1노드(N1)에 흐르게 하는 제1전류원(211) 및 제2데이터(D2<0:3>)에 의해 결정되는 양의 전류를 제2노드(N2)에 흐르게 하는 제2전류원(212)을 포함할 수 있다. 여기서 제1저항성 소자(R1)의 저항값과 제2저항성 소자(R2)의 저항값은 동일할 수 있다.
제1전류원(211)은 제1데이터의 각 비트(D1<0> ~ D1<3>)에 응답하여 턴온되거나 턴오프되는 하나 이상의 제1트랜지스터(T1_0 ~ T1_3, 도 2에서는 4개라 가정함)를 포함하고, 제2전류원(212)은 제2데이터의 각 비트(D2<0> ~ D2<3>)에 응답하여 턴온되거나 턴오프되는 하나 이상의 제2트랜지스터(T2_0 ~ T2_3)를 포함할 수 있다. 하나 이상의 제1트랜지스터(T1_0 ~ T1_3)는 제1데이터의 각 비트(D1<0> ~ D1<3>) 중 자신에게 대응하는 비트가 '1'이면 턴온되고, '0'이면 턴오프된다. 하나 이상의 제2트랜지스터(T2_0 ~ T2_3)는 제2데이터의 각 비트(D2<0> ~ D2<3>) 중 자신에게 대응하는 비트가 '1'이면 턴온되고, '0'이면 턴오프된다. 여기서 턴온되었을 때 각각의 트랜지스터(T1_0 ~ T1_3, T2_0 ~ T2_3)가 흘리는 전류의 양은 모두 동일할 수 있다.
따라서 제1데이터(D1<0:3>) 중 '1'인 비트의 개수가 제2데이터(D2<0:3>) 중 '1'인 비트의 개수보다 많으면 턴온되는 제1트랜지스터(T1_0 ~ T1_3)의 개수가 턴온되는 제2트랜지스터(T2_0 ~ T2_3)의 개수보다 많아지므로 제1노드(N1)에 흐르는 전류의 양이 제2노드(N2)에 흐르는 전류의 양보다 많아진다. 따라서 제1저항성 소자(R1)에 의한 전압강하가 제2저항성 소자(R2)에 의한 전압강하보다 커지게 되고 제1노드(N1)의 전압은 '로우'가 되고 제2노드(N2)의 전압은 '하이'가 된다. 또한 제2데이터(D2<0:3>) 중 '1'인 비트의 개수가 제1데이터(D1<0:3>) 중 '1'인 비트의 개수보다 많으면 위와 반대로 동작하여 제1노드(N1)의 전압은 '하이'가 되고 제2노드(N2)의 전압은 '로우'가 된다.
오프셋 인가부(220)는 제1설정값((OFF<0>, OFF<1>)이 (1, 0)임) 또는 제2설정값((OFF<0>, OFF<1>)이 (0, 1)임)인 오프셋(OFF<0:1>)에 응답하여 턴온되거나 턴오프되는 제1오프셋 트랜지스터(T1_OFF, OFF<0>에 응답하여 온/오프됨) 및 제2오프셋 트랜지스터(T2_OFF, OFF<1>에 응답하여 온/오프됨)를 포함한다.
여기서 제1오프셋 트랜지스터(T1_OFF)가 턴온되었을 때 흘리는 전류의 양은 하나의 제1트랜지스터(T1_0 ~ T1_3) 및 하나의 제2트랜지스터(T2_0 ~ T2_3)가 턴온되었을 때 흘리는 전류의 양보다 작다. 또한 제2오프셋 트랜지스터(T2_OFF)가 턴온되었을 때 흘리는 전류의 양도 하나의 제1트랜지스터(T1_0 ~ T1_3) 및 하나의 제2트랜지스터(T2_0 ~ T2_3)가 턴온되었을 때 흘리는 전류의 양보다 작다. 즉 제1오프셋 트랜지스터(T1_OFF)와 제2오프셋 트랜지스터(T2_OFF)는 각각의 트랜지스터(T1_0 ~ T1_3, T2_0 ~ T2_3)보다 적은 전류를 흘린다(사이즈가 작을 수 있음).
따라서 제1오프셋 트랜지스터(T1_OFF) 또는 제2오프셋 트랜지스터(T2_OFF)에 의해 발생하는 전압강하는 하나의 제1트랜지스터(T1_0 ~ T1_3) 또는 하나의 제2트랜지스터(T2_0 ~ T2_3)에 의해 발생하는 전압강하보다 작다. 이로 인해 제1데이터(D1<0:3>) 중 '1'인 비트의 개수와 제2데이터(D2<0:3>) 중 '1'인 비트의 개수가 다른 경우 오프셋(OFF<0:1>) 값이 바뀌어도 제1노드(N1)와 제2노드(N2)의 전압이 나타내는 논리값은 바뀌지 않는다(즉 오프셋(OFF<0:1>)의 값은 다수 판정부(210)의 판정에 영향을 미치지 않음).
그러므로 제1데이터(D1<0:3>) 중 '1'인 비트의 개수와 제2데이터(D2<0:3>) 중 '1'인 비트의 개수가 다르면 제1페이즈에 오프셋(OFF<0:1>)이 제1설정값이고, 제2페이즈에서 오프셋(OFF<0:1>)이 제2설정값이어도 제1노드(N1)의 제2노드(N2)의 전압이 나타내는 논리값이 바뀌지 않는다. 예를 들어 제1데이터(D1<0:3>) 중 '1'인 비트의 개수와 제2데이터(D2<0:3>) 중 '1'인 비트의 개수보다 많으면 제1페이즈와 제2페이즈에서 제1노드(N1)의 전압은 '로우'레벨이고, 제2노드(N2)의 전압은 '하이'레벨이다.
(2) 제1데이터(D1<0:3>) 중 '1'인 비트의 개수와 제2데이터(D2<0:3>) 중 '1'인 비트의 개수가 동일한 경우
제1데이터(D1<0:3>) 중 '1'인 비트의 개수와 제2데이터(D2<0:3>) 중 '1'인 비트의 개수가 동일하면 제1페이즈에서 다수 판정부(210)의 판정 결과와 제2페이즈에서 다수 판정부(210)의 다수 판정 결과가 달라진다.
제1전류원(211)에 의해 제1노드(N1)에 흐르는 전류의 양과 제2전류원(212)에 의해 제2노드(N2)에 흐르는 전류의 양이 동일므로 제1전류원(211)에 의해 발생하는 전압강하와 제2전류원(212)에 의해 발생하는 전압강하가 동일하다. 따라서 이러한 경우 제1노드(N1) 및 제2노드(N2)의 전압은 오프셋(OFF<0:1>)의 값에 의해서 결정된다.
오프셋(OFF<0:1>)이 제1설정값, 즉 (OFF<0>, OFF<1>)가 (1, 0)이면 제1데이터(D1<0:3>) 중 '1'인 비트의 개수와 제2데이터(D2<0:3>) 중 '1'인 비트의 개수가 동일할 때 제1노드(N1)의 전압은 '로우'가 되고, 제2노드(N2)의 전압은 '하이'가 된다. 반대로 오프셋(OFF<0:1>)이 제2설정값, 즉 (OFF<0>, OFF<1>)가 (0, 1)이면 제1데이터(D1<0:3>) 중 '1'인 비트의 개수와 제2데이터(D2<0:3>) 중 '1'인 비트의 개수가 동일할 때 제1노드(N1)의 전압은 '하이'가 되고, 제2노드(N2)의 전압은 '로우'가 된다.
따라서 제1데이터(D1<0:3>) 중 '1'인 비트의 개수와 제2데이터(D2<0:3>) 중 '1'인 비트의 개수가 동일한 경우 제1페이즈에 오프셋(OFF<0:1>)이 제1설정값이고, 제2페이즈에서 오프셋(OFF<0:1>)이 제2설정값이면 제1페이즈에서의 제1노드(N1) 및 제2노드(N2)의 전압이 나타내는 논리값과 제2페이즈에서의 제1노드(N1) 및 제2노드(N2)의 전압이 나타내는 논리값이 각각 달라지게 된다. 제1페이즈에서는 제1노드(N1)의 전압은 '로우'가 되고, 제2노드(N2)의 전압은 '하이'가 되고(제1페이즈에서는 제1데이터(D1<0:3>)가 제2데이터(D2<0:3>)보다 '1'인 비트의 개수가 많다고 판정함), 제2페이즈에서는 제1노드(N1)의 전압은 '하이'가 되고, 제2노드(N2)의 전압은 '로우'가 된다(제2페이즈에서는 제2데이터(D2<0:3>)가 제1데이터(D1<0:3>)보다 '1'인 비트의 개수가 많다고 판정함).
본 발명에 따른 다수 판정 회로는 아날로그 다수 판정 회로이면서도 비교 대상 데이터 중 '1'인 비트의 개수가 동일한지 여부를 손쉽게 알 수 있다는 효과가 있다.
이하에서 도 2를 다시 참조하여 본 발명에 따른 다수 판정 회로에 대해 설명한다.
도 2에 도시된 바와 같이, 다수 판정 회로는 제1노드(N1)에 연결되어 전압강하를 일으키는 제1저항성 소자(R1), 제2노드(N2)에 연결되어 전압강하를 일으키는 제2저항성 소자(R2), 제1데이터(D1<0:3>)에 의해 결정되는 양의 전류를 제1노드(N1)에 흐르게 하는 제1전류원(211), 제2데이터(D2<0:3>)에 의해 결정되는 양의 전류를 제2노드(N2)에 흐르게 하는 제2전류원(212), 오프셋(OFF<0:1>)이 제1설정값((OFF<0>, OFF<1>)이 (1, 0)임)이면 제1노드(N1)에 추가적인 전류를 흐르게 하는 제1추가 전류원(T1_OFF) 및 오프셋(OFF<0:1>)이 제2설정값((OFF<0>, OFF<1>)이 (0, 1)임)이면 제2노드(N2)에 추가적인 전류를 흐르게 하는 제2추가 전류원(T2_OFF)을 포함하고, 오프셋(OFF<0:1>)은 제1페이즈에서는 제1설정값이고, 제2페이즈에서는 제2설정값이다. 여기서 제1추가 전류원(T1_OFF)은 상술한 오프셋 인가부(220)의 제1오프셋 트랜지스터(T1_OFF)에 대응하고, 제2추가 전류원(T2_OFF)은 상술한 오프셋 인가부(220)의 제2오프셋 트랜지스터(T2_OFF)에 대응한다.
도 2의 다수 판정 회로는 제1전류원(211), 제2전류원(212), 제1추가 전류원(T1_OFF, 제1오프셋 트랜지스터) 및 제2추가 전류원(T2_OFF, 제2오프셋 트랜지스터)이 모두 연결된 공통 노드(COM) 및 공통 노드(C0M)에 연결되고, 공통 노드(COM)에 전류를 흘리는 공통 전류원(T_COM)을 더 포함한다.
공통 전류원(T_COM)은 다수 판정 회로를 활성화하거나 비활성화하는 인에이블 신호(EN)에 의해 활성화되거나 비활성화된다. 인에이블 신호(EN)가 활성화('하이')되면 공통 전류원(T_COM)은 공통 노드(COM)에 전류를 흘리므로 다수 판정 회로는 상술한 다수 판정 동작을 수행한다(다수 판정 회로가 활성화됨). 반면에 인에이블 신호(EN)가 비활성화('로우')되면 공통 전류원(T_COM)은 공통 노드(COM)에 전류를 흘리지 않는다. 따라서 저항성 소자(R1, R2)에 의해 전압강하가 발생하지 않으므로 제1노드(N1)와 제2노드(N2)의 전압은 모두 '하이'가 되고 다수 판정 회로는 다수 판정 동작을 수행하지 않는다(다수 판정 회로가 비활성화됨).
도 2에서는 트랜지스터(T1_0 ~ T1_3, T2_0 ~ T2_3, T1_OFF, T2_OFF) 및 공통 트랜지스터(T_COM)가 엔모스 트랜지스터이고, 전원전압(VDD)단으로부터 기저전압(VSS)단까지 저항성 소자(R1, R2), 트랜지스터(T1_0 ~ T1_3, T2_0 ~ T2_3, T1_OFF, T2_OFF) 및 공통 트랜지스터(T_C0M)의 순서대로 연결된 경우에 대해 도시하였으나 본 발명은 이러한 실시예에 한정되지 않는다.
트랜지스터(T1_0 ~ T1_3, T2_0 ~ T2_3, T1_OFF, T2_OFF, T_COM) 중 적어도 하나는 피모스 트랜지스터일 수 있다. 이러한 경우 피모스 트랜지스터는 '0'(또는 '로우')에 응답하여 턴온되고, 전류를 흘리게 된다. 이러한 경우 제1노드(N1) 및 제2노드(N2)의 전압은 제1데이터(D1<0:1>) 중 '0'인 비트의 개수 및 제2데이터(D2<0:1>) 중 '0'인 비트의 개수에 의해 결정될 수 있다(즉 제1논리값이 '0'일 수 있음).
저항성 소자(R1, R2), 트랜지스터(T1_0 ~ T1_3, T2_0 ~ T2_3, T1_OFF, T2_OFF) 및 공통 트랜지스터(T_C0M)가 연결되는 순서는 설계에 따라 변경될 수 있다. 예를 들어 제1저항성 소자(R1)와 트랜지스터(T1_0 ~ T1_3, T1_OFF)의 위치가 바뀌고, 제2저항성 소자(R2)와 트랜지스터(T1_0 ~ T1_3, T1_OFF)의 위치가 바뀔 수 있다(제1노드(N1) 및 제2노드(N2)의 위치는 각각 제1저항성 소자(R1)와 트랜지스터(T1_0 ~ T1_3, T1_OFF)의 사이, 제2저항성 소자(R2)와 트랜지스터(T2_0 ~ T2_3, T2_OFF)의 사이가 됨). 제1데이터(D1<0:3>) 중 '1'인 비트의 개수와 제2데이터(D2<0:3>) 중 '1'인 비트의 개수에 따른 제1, 2노드(N1, N2)의 전압은 도 2의 다수 판정 회로와 반대가 된다.
또한 저항성 소자(R1, R2)와 공통 트랜지스터(T_COM)의 위치가 바뀔 수도 있다. 이러한 경우 공통노드(COM) 및 제1, 2노드(N1, N2)의 위치도 바뀌게 되며 제1데이터(D1<0:3>) 중 '1'인 비트의 개수와 제2데이터(D2<0:3>) 중 '1'인 비트의 개수에 따른 제1, 2노드(N1, N2)의 전압은 도 2의 다수 판정 회로와 반대가 된다.
도 3은 도 2의 다수 판정 회로의 동작을 설명하기 위한 파형도이다.
도 3에서는 도 2의 다수 판정 회로에 오프셋(OFF<0:1>)의 각 비트(OFF<0>, OFF<1>)로 서로 위상이 반대인 클럭신호(clock signal)가 인가되는 경우에 대해 설명한다. 즉 제1오프셋 트랜지스터(T1_OFF)의 게이트에 인가되는 신호(OFF<0>)와 제2오프셋 트랜지스터(T2_OFF)의 게이트에 인가되는 신호(OFF<1>)는 주기(또는 주파수)가 같고 위상이 반대인 클럭신호이다. 도 2의 설명에서 상술한 제1페이즈는 'OFF<0>'가 '하이'이고 'OFF<1>'가 '로우'인 구간(P1)에 해당하고 제2페이즈는 'OFF<0>'가 '로우'이고 'OFF<1>'가 '하이'인 구간(P2)에 해당한다.
제1데이터(D1<0:3>) 및 제2데이터(D2<0:3>)의 파형도에 기재된 숫자들은 다수 판정 회로에 입력되는 제1데이터(D1<0:3>) 중 '1'인 비트의 개수 및 제2데이터(D2<0:3>) 중 '1'인 비트의 개수를 나타낸다. 즉 도 3에서 제1데이터(D1<0:3>) 중 '1'인 비트의 개수는 제1구간(S1)에서 3개, 제2구간(S2)에서 2개, 제3구간(S3)에서 1개이다. 또한 제2데이터(D2<0:3>) 중 '1'인 비트의 개수는 제1구간(S1)에서 1개, 제2구간(S2)에서 2개, 제3구간(S3)에서 3개이다.
제1구간(S1) 및 제2구간(S2)에서는 제1데이터(D1<0:3>) 중 '1'인 비트의 개수와 제2데이터(D2<0:3>) 중 '1'인 비트의 개수가 다르므로 오프셋(OFF<0:1>)의 값은 제1, 2노드(N1, N2)의 전압이 나타내는 논리값에 영향을 미치지 않는다. 제1구간(S1)에서는 제1데이터(D1<0:3>) 중 '1'인 비트의 개수가 제2데이터(D2<0:3>) 중 '1'인 비트의 개수보다 많으므로 제1노드(N1)가 '로우', 제2노드(N2)가 '하이'가 된다. 제3구간(S3)에서는 제2데이터(D2<0:3>) 중 '1'인 비트의 개수가 제1데이터(D1<0:3>) 중 '1'인 비트의 개수보다 많으므로 제1노드(N1)가 '하이', 제2노드(N2)가 '로우'가 된다.
제2구간(S2)에서는 제1데이터(D1<0:3>) 중 '1'인 비트의 개수와 제2데이터(D2<0:3>) 중 '1'인 비트의 개수가 동일하므로 제1, 2노드(N1, N2)의 전압이 오프셋(OFF<0:1>)의 값에 의해 결정된다. 따라서 도 3에 도시된 바와 같이 제1페이즈에서 제1, 2노드(N1, N2)의 전압과 제2페이즈에서 제1, 2노드(N1, N2)의 전압이 바뀌게 된다.
도 4는 본 발명의 다른 일 실시예에 따른 다수 판정 회로의 구성도이다.
도 4에 도시된 바와 같이, 다수 판정 회로는 제1데이터(D1<0:3>)와 제2데이터(D2<0:3>)를 비교하여 제1논리값인 비트의 개수가 많은 데이터를 판정한 결과를 출력하되, 제1데이터(D1<0:3>) 중 제1논리값인 비트의 개수와 제2데이터(D2<0:3>) 중 제1논리값인 비트의 개수가 동일하면 제1논리값을 출력하는 제1다수 판정부(410), 제1데이터(D1<0:3>)와 제2데이터(D2<0:3>)를 비교하여 제1논리값인 비트의 개수가 많은 데이터를 판정한 결과를 출력하되, 제1데이터(D1<0:3>) 중 제1논리값인 비트의 개수와 제2데이터(D2<0:3>) 중 제1논리값인 비트의 개수가 동일하면 제1논리값을 반전한 제2논리값을 출력하는 제2다수 판정부(420) 및 제1다수 판정부의 출력(OUT1)과 제2다수 판정부의 출력(OUT2)의 논리값이 다르면 제1데이터(D1<0:3>) 중 제1논리값인 비트의 개수와 제2데이터(D2<0:3>) 중 제1논리값인 비트의 개수가 동일함을 나타내는 동일신호(EQ)를 활성화하는 동일신호 생성부(430)를 포함한다. 여기서 제1논리값은 '1'(또는 '하이') 이거나 '0'(또는 '로우')일 수 있다. 이하에서는 제1논리값이 '1'인 경우에 대해 설명한다.
즉 제1다수 판정부(410)는 제1데이터(D1<0:3>)와 제2데이터(D2<0:3>)를 비교하여 제1논리값인 비트의 개수가 많은 데이터를 판정하되, 제1데이터(D1<0:3>)와 제2데이터(D2<0:3>)의 제1논리값인 비트의 개수가 같으면 제1데이터(D1<0:3>)가 제2데이터(D2<0:3>)보다 제1논리값인 비트의 개수가 많다고 판정한다. 제2다수 판정부는(420), 제1데이터(D1<0:3>)와 제2데이터(D2<0:3>)를 비교하여 제1논리값인 비트의 개수가 많은 데이터를 판정하되, 제1데이터(D1<0:3>)와 제2데이터(D2<0:3>)의 제1논리값인 비트의 개수가 같으면 제2데이터(D2<0:3>)가 제1데이터(D1<0:3>)보다 제1논리값인 비트의 개수가 많다고 판정한다. 동일신호 생성부(430)는 제1다수 판정부(410)의 판정결과와 제2다수 판정부(420)의 판정결과가 다르면 제1데이터(D1<0:3>)와 제2데이터(D2<0:3>)의 제1논리값인 비트의 개수가 같음을 나타내는 동일신호(EQ)를 활성화한다.
도 2 및 도 4를 참조하여 다수 판정 회로에 대해 설명한다. 다수 판정 회로에 입력된 제1데이터(D1<0:3>) 중 '1'인 비트의 개수와 제2데이터(D2<0:3>) 중 '1'인 비트의 개수가 다른 경우와 동일한 경우에 대해 나누어 설명한다.
제1다수 판정부(410)와 제2다수 판정부(420)의 구성은 각각 도 2의 다수 판정 회로와 동일하다. 즉 도 4의 다수 판정 회로는 도 2의 다수 판정 회로 2개를 포함한다.
제1다수 판정부(410)는 제1노드(N1)에 연결되어 전압강하를 일으키는 제1저항성 소자(R1), 제2노드(N2)에 연결되어 전압강하를 일으키는 제2저항성 소자(R2), 제1데이터(D1<0:3>)에 의해 결정되는 양의 전류를 제1노드(N1)에 흐르게 하는 제1전류원(211), 제2데이터(D2<0:3>)에 의해 결정되는 양의 전류를 제2노드(N2)에 흐르게 하는 제2전류원(212), 오프셋(OFF<0:1>)이 제1설정값(SET1<0:1>, (OFF<0>, OFF<1>)이 (1, 0)임)이면 제1노드(N1)에 추가적인 전류를 흐르게 하는 제1추가 전류원(T1_OFF) 및 오프셋(OFF<0:1>)이 제2설정값(SET2<0:1>, (OFF<0>, OFF<1>)이 (1, 0)임)이면 제2노드(N2)에 추가적인 전류를 흐르게 하는 제2추가 전류원(T2_OFF)을 포함하고, 제2노드(N2)의 전압의 논리값을 출력(OUT1)으로 하고, 오프셋(OFF<0:1>)은 제1설정값(SET1<0:1>)이다. 또한 제1다수 판정부(410)는 제1전류원(211), 제2전류원(212), 제1추가 전류원(T1_OFF) 및 제2추가 전류원(T2_OFF)이 모두 연결된 제1공통 노드(COM) 및 제1공통 노드(COM)에 연결되어 제1공통 노드(COM)에 전류를 흘리는 제1공통 전류원(T_COM)을 포함한다(제1다수 판정부(410)의 구성은 도 2의 다수 판정 회로의 구성과 동일하므로 각 구성의 부호는 도 2의 부호를 사용함).
제2다수 판정부(420)는 제3노드(N1)에 연결되어 전압강하를 일으키는 제3저항성 소자(R1), 제4노드(N2)에 연결되어 전압강하를 일으키는 제4저항성 소자(R2), 제1데이터(D1<0:3>)에 의해 결정되는 양의 전류를 제3노드(N1)에 흐르게 하는 제3전류원(211), 제2데이터(D2<0:3>)에 의해 결정되는 양의 전류를 제4노드(N2)에 흐르게 하는 제4전류원(212), 오프셋(OFF<0:1>)이 제2설정값(SET2<0:1>, (OFF<0>, OFF<1>)이 (0, 1)임)이면 제3노드(N1)에 추가적인 전류를 흐르게 하는 제3추가 전류원(T1_OFF) 및 오프셋(OFF<0:1>)이 제2설정값(SET2<0:1>, (OFF<0>, OFF<1>)이 (1, 0)임)이면 제4노드(N2)에 추가적인 전류를 흐르게 하는 제4추가 전류원(T2_OFF)을 포함하고, 제4노드(N2)의 전압의 논리값을 출력(OUT2)으로 하고, 오프셋(OFF<0:1>)은 제2설정값(SET2<0:1>)이다. 또한 제2다수 판정부(420)는 제3전류원(211), 제4전류원(212), 제3추가 전류원(T1_OFF) 및 제4추가 전류원(T2_OFF)이 모두 연결된 제2공통 노드(COM) 및 제2공통 노드(COM)에 연결되어 제2공통 노드(COM)에 전류를 흘리는 제2공통 전류원(T_COM)을 포함한다(제2다수 판정부(420)의 구성은 도 2의 다수 판정 회로의 구성과 동일하므로 각 구성의 부호는 도 2의 부호를 사용함).
제1, 2다수 판정부(410, 420)의 구성은 도 2의 설명에서 상술한 바와 같이 도 2에 다수 판정 회로에서 설계에 따라 변경될 수 있다.
여기서 도 4의 제1다수 판정부(410)의 출력(OUT1)은 다수 판정 회로의 출력(MAR)이 된다(설계에 따라서 달라질 수 있음). 제1데이터(D1<0:3>) 중 '1'인 비트의 개수와 제2데이터(D2<0:3>) 중 '1'인 비트의 개수가 다른 경우 제1다수 판정부의 출력(OUT1)과 제2다수 판정부의 출력(OUT2)은 동일한 값을 가진다. 그러나 제1데이터(D1<0:3>) 중 '1'인 비트의 개수와 제2데이터(D2<0:3>) 중 '1'인 비트의 개수가 동일한 경우 제1다수 판정부의 출력(OUT1)은 '하이'가 되고, 제2다수 판정부(420)의 출력(OUT2)은 '로우'가 되어 서로 다른 값을 가진다. 제1다수 판정부(410)에 인가되는 오프셋(OFF<0:1>)은 제1설정값(SET1<0:1>)이고, 제2다수 판정부(420)에 인가되는 오프셋(OFF<0:1>)은 제2설정값(SET2<0:1>)으로 서로 다르기 때문이다.
따라서 동일신호 생성부(430)는 제1다수 판정부의 출력(OUT1)과 제2다수 판정부(OUT2)의 출력(OUT2)이 다른 값을 가지는 경우 제1데이터(D1<0:3>) 중 '1'인 비트의 개수와 제2데이터(D2<0:3>) 중 '1'인 비트의 개수가 동일함을 나타내는 동일신호(EQ)를 활성화한다. 도 4에서 제1데이터(D1<0:3>) 중 '1'인 비트의 개수와 제2데이터(D2<0:3>) 중 '1'인 비트의 개수가 동일하면 제1다수 판단부의 출력(OUT1)은 '하이'가 되고, 제2다수 판단부의 출력(OUT2)은 '로우'가 되므로, 동일신호 생성부(430)는 제1다수 판단부의 출력(OUT1)이 '하이'가 되고, 제2다수 판단부의 출력(OUT2)이 '로우'가 될 때 동일신호(EQ)를 활성화('하이')한다.
여기서 제1설정값(SET1<0:1>)과 제2설정값(SET2<0:1>)은 서로 바뀔 수 있으며 이러한 경우 동일신호 생성부(430)는 제1다수 판단부의 출력(OUT1)이 '로우'가 되고, 제2다수 판단부의 출력(OUT2)이 '하이'가 될 때 동일신호(EQ)를 활성화('하이')할 수 있다.
본 발명에 따른 다수 판정 회로는 아날로그 다수 판정 회로이면서도 비교 대상 데이터 중 '1'인 비트의 개수가 동일한지 여부를 동일신호(EQ)의 활성화 여부를 통해 손쉽게 알 수 있다는 효과가 있다.
도 5는 도 4의 다수 판정 회로의 동작을 설명하기 위한 파형도이다.
도 5에서는 제1다수 판정부(410)의 오프셋(OFF<0:1>)으로 제1설정값(SET1<0:1>, (OFF<0>, OFF<1>)은 (1, 0)임)이 인가되고, 제2다수 판정부(420)의 오프셋(OFF<0:1>, (OFF<0>, OFF<1>)은 (0, 1)임)으로 제2설정값(SET2<0:1>)이 인가되는 경우에 대해 설명한다.
제1데이터(D1<0:3>) 및 제2데이터(D2<0:3>)의 파형도에 기재된 숫자들은 다수 판정 회로에 입력되는 제1데이터(D1<0:3>) 중 '1'인 비트의 개수 및 제2데이터(D2<0:3>) 중 '1'인 비트의 개수를 나타낸다. 즉 도 3에서 제1데이터(D1<0:3>) 중 '1'인 비트의 개수는 제1구간(S1)에서 3개, 제2구간(S2)에서 2개, 제3구간(S3)에서 1개이다. 또한 제2데이터(D2<0:3>) 중 '1'인 비트의 개수는 제1구간(S1)에서 1개, 제2구간(S2)에서 2개, 제3구간(S3)에서 3개이다.
제1구간(S1) 및 제2구간(S2)에서는 제1데이터(D1<0:3>) 중 '1'인 비트의 개수와 제2데이터(D2<0:3>) 중 '1'인 비트의 개수가 다르므로 오프셋(OFF<0:1>)의 값은 제1, 2다수 판단부의 출력(OUT1, OUT2)에 영향을 미치지 않는다. 제1구간(S1)에서는 제1데이터(D1<0:3>) 중 '1'인 비트의 개수가 제2데이터(D2<0:3>) 중 '1'인 비트의 개수보다 많으므로 제1, 2다수 판단부의 출력(OUT1, OUT2)은 '하이'가 된다. 제3구간(S3)에서는 제2데이터(D2<0:3>) 중 '1'인 비트의 개수가 제1데이터(D1<0:3>) 중 '1'인 비트의 개수보다 많으므로 제1, 2다수 판단부의 출력(OUT1, OUT2)은 '로우'가 된다.
제2구간(S2)에서는 제1데이터(D1<0:3>) 중 '1'인 비트의 개수와 제2데이터(D2<0:3>) 중 '1'인 비트의 개수가 동일하므로 제1, 2다수 판단부의 출력(OUT1, OUT2)은 오프셋(OFF<0:1>)의 값에 의해 결정된다. 여기서 제1다수 판단부(410)의 오프셋(OFF<0:1>)은 제1설정값(SET1<0:1>)이므로 제1다수 판단부의 출력(OUT1)은 '하이'가 되고, 제2다수 판단부(420)의 오프셋(OFF<0:1>)은 제2설정값(SET2<0:1>)이므로 제2다수 판단부의 출력(OUT2)은 '로우'가 된다.
동일신호(EQ)는 제1데이터(D1<0:3>) 중 '1'인 비트의 개수와 제2데이터(D2<0:3>) 중 '1'인 비트의 개수가 다른 제1구간(S1) 및 제3구간(S3)에서는 비활성화('로우')되고, 제1데이터(D1<0:3>) 중 '1'인 비트의 개수와 제2데이터(D2<0:3>) 중 '1'인 비트의 개수가 동일한 제2구간(S2)에서는 활성화('하이')된다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (5)

  1. 제1노드에 연결되어 전압강하를 일으키는 제1저항성 소자;
    제2노드에 연결되어 전압강하를 일으키는 제2저항성 소자;
    제1데이터에 의해 결정되는 양의 전류를 상기 제1노드에 흐르게 하는 하나 이상의 제1트랜지스터를 포함하는 제1전류원;
    제2데이터에 의해 결정되는 양의 전류를 상기 제2노드에 흐르게 하는 하나 이상의 제2트랜지스터를 포함하는 제2전류원;
    오프셋이 제1설정값이면 상기 제1노드에 추가적인 전류를 흐르게 하는 제1오프셋 트랜지스터를 포함하는 제1추가 전류원; 및
    상기 오프셋이 제2설정값이면 상기 제2노드에 추가적인 전류를 흐르게 하는 제2오프셋 트랜지스터를 포함하는 제2추가 전류원을 포함하고,
    상기 제1오프셋 트랜지스터 및 상기 제2오프셋 트랜지스터 중 어느 하나로부터 흐르는 전류량은 상기 제1트랜지스터 및 상기 제2트랜지스터 각각으로부터 흐르는 전류량보다 작은 것을 특징으로 하는 다수 판정 회로.
  2. 제 1항에 있어서,
    상기 제1데이터 중 제1논리값인 비트의 개수와 상기 제2데이터 중 상기 제1논리값인 비트의 개수가 동일하면 제1페이즈에서의 상기 제1노드의 전압이 나타내는 논리값과 제2페이즈에서의 상기 제1노드의 전압이 나타내는 논리값이 달라지거나, 상기 제1페이즈에서의 상기 제2노드의 전압이 나타내는 논리값과 상기 제2페이즈에서의 상기 제2노드의 전압이 나타내는 논리값이 달라지는 다수 판정 회로.
  3. 제 1항에 있어서,
    상기 제1전류원, 상기 제2전류원, 상기 제1추가 전류원 및 상기 제2추가 전류원이 연결된 공통 노드; 및
    상기 공통 노드에 연결되고, 상기 공통 노드에 전류를 흘리는 공통 전류원
    을 더 포함하는 다수 판정 회로.
  4. 제 1항에 있어서,
    상기 제1전류원은 상기 제1데이터의 각 비트에 응답하여 온/오프되는 하나 이상의 제1트랜지스터를 포함하고, 상기 제2전류원은 상기 제2데이터의 각 비트에 응답하여 온/오프되는 하나 이상의 제2트랜지스터를 포함하는 다수 판정 회로.
  5. 제 4항에 있어서,
    상기 제1추가 전류원이 흘리는 전류의 양은 상기 제1트랜지스터가 턴온되었을 때 흘리는 전류의 양 및 상기 제2트랜지스터가 턴온되었을 때 흘리는 전류의 양보다 작고, 상기 제2추가 전류원이 흘리는 전류의 양은 상기 제1트랜지스터가 턴온되었을 때 흘리는 전류의 양 및 상기 제2트랜지스터가 턴온되었을 때 흘리는 전류의 양보다 작은 다수 판정 회로.
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