JPS6132709B2 - - Google Patents
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- JPS6132709B2 JPS6132709B2 JP57220643A JP22064382A JPS6132709B2 JP S6132709 B2 JPS6132709 B2 JP S6132709B2 JP 57220643 A JP57220643 A JP 57220643A JP 22064382 A JP22064382 A JP 22064382A JP S6132709 B2 JPS6132709 B2 JP S6132709B2
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- JP
- Japan
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- output
- data
- input
- signal
- input terminal
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Human Computer Interaction (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
本発明は、アドレス指定方式に関し、もつと詳
しくはたとえばシーケンサなどにおいて用いら
れ、単一の本体から複数の入出力装置の内のいず
れか一つをアドレス指定するアドレス指定方式に
関する。
しくはたとえばシーケンサなどにおいて用いら
れ、単一の本体から複数の入出力装置の内のいず
れか一つをアドレス指定するアドレス指定方式に
関する。
第１図を参照して、先行技術においては、本体
Ａおよび複数の入出力装置Ｂ１，Ｂ２，Ｂ３間に
は、アドレスバスＣ、データバスＤおよびライン
Ｅ，Ｆが配線される。入出力装置Ｂ１，Ｂ２，Ｂ
３には、アドレス設定用のスイツチSW１，SW
２，SW３がそれぞれ設けられており、これらの
スイツチSW１，SW２，SW３のスイツチング態
様は、個別の値にセツトされる。バスＧ１，Ｇ
２，Ｇ３の内の一つからデータを読んだり、バス
Ｈ１，Ｈ２，Ｈ３へのデータを記憶するラツチ回
路Ｉ１，Ｉ２，Ｉ３の内の一つにデータを書いた
りするとき、本体Ａの演算制御部Ｊからアドレス
バスＣにアドレス信号が出力される。このアドレ
ス信号と、スイツチSW１，SW２，SW３のスイ
ツチング態様とが比較器Ｋ１，Ｋ２，Ｋ３で比較
される。比較器Ｋ１，Ｋ２，Ｋ３は、比較の結果
一致していなければハイレベルの信号を出力し、
一致していればアドレス指定されたことを表わす
ローレベルの信号を出力する。演算制御部Ｊから
ラインＥにローレベルのリード信号が出力される
と、アドレス指定された入出力装置ＢのバスＧか
らのデータがデータバスＤに出力され、演算制御
部Ｊに書込まれる。演算制御部ＪからラインＦに
ローレベルのライト信号が出力されると、アドレ
ス指定された入出力装置Ｂのラツチ回路Ｉに、演
算制御部ＪからデータバスＤを介して出力された
データが書込まれ、バスＨに出力される。また比
較器Ｋの出力がハイレベルである入出力装置Ｂで
は、ラインＥ，Ｆをそれぞれ介するリード信号、
ライト信号に対して動作せず無視する。このよう
な先行技術では、ユーザがスイツチSWでスイツ
チング態様を個別の値にセツトしなければなら
ず、セツトするための作業性が悪い。またこのセ
ツトを誤まつていくつかのスイツチSWを同一の
値にセツトしてしまえば、正常に動作しないとい
う誤動作が生じる。またアドレス指定のためのア
ドレスバスのラインが多く必要であり、配線が複
雑化した。
Ａおよび複数の入出力装置Ｂ１，Ｂ２，Ｂ３間に
は、アドレスバスＣ、データバスＤおよびライン
Ｅ，Ｆが配線される。入出力装置Ｂ１，Ｂ２，Ｂ
３には、アドレス設定用のスイツチSW１，SW
２，SW３がそれぞれ設けられており、これらの
スイツチSW１，SW２，SW３のスイツチング態
様は、個別の値にセツトされる。バスＧ１，Ｇ
２，Ｇ３の内の一つからデータを読んだり、バス
Ｈ１，Ｈ２，Ｈ３へのデータを記憶するラツチ回
路Ｉ１，Ｉ２，Ｉ３の内の一つにデータを書いた
りするとき、本体Ａの演算制御部Ｊからアドレス
バスＣにアドレス信号が出力される。このアドレ
ス信号と、スイツチSW１，SW２，SW３のスイ
ツチング態様とが比較器Ｋ１，Ｋ２，Ｋ３で比較
される。比較器Ｋ１，Ｋ２，Ｋ３は、比較の結果
一致していなければハイレベルの信号を出力し、
一致していればアドレス指定されたことを表わす
ローレベルの信号を出力する。演算制御部Ｊから
ラインＥにローレベルのリード信号が出力される
と、アドレス指定された入出力装置ＢのバスＧか
らのデータがデータバスＤに出力され、演算制御
部Ｊに書込まれる。演算制御部ＪからラインＦに
ローレベルのライト信号が出力されると、アドレ
ス指定された入出力装置Ｂのラツチ回路Ｉに、演
算制御部ＪからデータバスＤを介して出力された
データが書込まれ、バスＨに出力される。また比
較器Ｋの出力がハイレベルである入出力装置Ｂで
は、ラインＥ，Ｆをそれぞれ介するリード信号、
ライト信号に対して動作せず無視する。このよう
な先行技術では、ユーザがスイツチSWでスイツ
チング態様を個別の値にセツトしなければなら
ず、セツトするための作業性が悪い。またこのセ
ツトを誤まつていくつかのスイツチSWを同一の
値にセツトしてしまえば、正常に動作しないとい
う誤動作が生じる。またアドレス指定のためのア
ドレスバスのラインが多く必要であり、配線が複
雑化した。
本発明の目的は、上述の技術的課題を解決し、
ユーザか本体と複数の入出力装置とを接続するだ
けでアドレス指定が自動的に行なわれるように
し、ユーザのアドレス設定のための作業負担を軽
減するとともにユーザの操作ミスによる誤動作の
生じないアドレス設定方式を提供することであ
る。
ユーザか本体と複数の入出力装置とを接続するだ
けでアドレス指定が自動的に行なわれるように
し、ユーザのアドレス設定のための作業負担を軽
減するとともにユーザの操作ミスによる誤動作の
生じないアドレス設定方式を提供することであ
る。
本発明は、単一の本体から複数の入出力装置の
うちのいずれか１つのアドレス指定するアドレス
指定方式であつて、 本体５２は、最初にクリア信号を導出
し、次にリード信号とライト信号と
の組合せを入出力装置５４，５５，５６の数だけ
繰返して導出し、リード信号の発生時にデ
ータバス６のデータを読取り、ライト信号
の発生時にデータバス６にデータを導出し、さら
にまたライン１１に予め定めた一方のレベルの信
号＋Vccを導出したままとし、各入出力装置は、 データ入力端子Ｄとセツト出力端子Ｑとクリア
信号の受信によつてセツト出力端子Ｑを強制的に
予め定めた一方レベルとするクリア入力端子
とクロツク信号の受信によつてデータ入力
端子Ｄに与えられているデータレベルをセツト出
力端子Ｑに導出するためのクロツク入力端子
とを備えるデイレイドフリツプフロツプ２
０ａ，３０ａ，４０ａと、 データ入力端子Ｄとセツト出力端子Ｑとの信号
を受信して不一致を検出する不一致検出手段２
１，３１，４１；４９，５０と、 不一致検出出力とリード信号とが同時に
生じていることを論理処理するリード用ゲート２
３，３３，４３と、 不一致検出出力とライト信号とが同時に
生じていることを論理処理し、その論理処理出力
をクロツク入力端子に与えるライト用ゲー
ト２２，３２，４２と、 リード用ゲート２３，３３，４３からの論理処
理出力に応答してデータバス６にデータを導出す
る手段２５，２６；３５，３６；４５，４６と、 ライト用ゲート２２，３２，４２からの論理処
理出力に応答してデータバス６のデータをストア
するラツチ回路２４，３４，４４とを含み、 初段の入出力装置５４におけるデータ入力端子
Ｄには前記ライン１１が接続され、 初段以外の各入力装置５５，５６におけるデー
タ入力端子Ｄにはその直前の段のセツト出力端子
Ｑからの出力が与えられることを特徴とするアド
レス指定方式である。
うちのいずれか１つのアドレス指定するアドレス
指定方式であつて、 本体５２は、最初にクリア信号を導出
し、次にリード信号とライト信号と
の組合せを入出力装置５４，５５，５６の数だけ
繰返して導出し、リード信号の発生時にデ
ータバス６のデータを読取り、ライト信号
の発生時にデータバス６にデータを導出し、さら
にまたライン１１に予め定めた一方のレベルの信
号＋Vccを導出したままとし、各入出力装置は、 データ入力端子Ｄとセツト出力端子Ｑとクリア
信号の受信によつてセツト出力端子Ｑを強制的に
予め定めた一方レベルとするクリア入力端子
とクロツク信号の受信によつてデータ入力
端子Ｄに与えられているデータレベルをセツト出
力端子Ｑに導出するためのクロツク入力端子
とを備えるデイレイドフリツプフロツプ２
０ａ，３０ａ，４０ａと、 データ入力端子Ｄとセツト出力端子Ｑとの信号
を受信して不一致を検出する不一致検出手段２
１，３１，４１；４９，５０と、 不一致検出出力とリード信号とが同時に
生じていることを論理処理するリード用ゲート２
３，３３，４３と、 不一致検出出力とライト信号とが同時に
生じていることを論理処理し、その論理処理出力
をクロツク入力端子に与えるライト用ゲー
ト２２，３２，４２と、 リード用ゲート２３，３３，４３からの論理処
理出力に応答してデータバス６にデータを導出す
る手段２５，２６；３５，３６；４５，４６と、 ライト用ゲート２２，３２，４２からの論理処
理出力に応答してデータバス６のデータをストア
するラツチ回路２４，３４，４４とを含み、 初段の入出力装置５４におけるデータ入力端子
Ｄには前記ライン１１が接続され、 初段以外の各入力装置５５，５６におけるデー
タ入力端子Ｄにはその直前の段のセツト出力端子
Ｑからの出力が与えられることを特徴とするアド
レス指定方式である。
以下、図面によつて本発明の基礎となる構成と
実施例を説明する。第２図は本発明の基礎となる
構成を示す回路図である。シーケンサ１は、本体
２と複数（図示３つ）の入出力装置３，４，５と
を含む。本体２および入出力装置３，４，５間に
は、双方向なデータバス６と、ライン７，８，
９，１０とが配線される。本体２および入出力装
置３間には、ライン１１が配線される。入出力装
置３，４間には、ライン１２が配線される。入出
力装置４，５間には、ライン１３が配線される。
また入出力装置５および図示しない後続の入出力
装置間にはライン１４が配続される。
実施例を説明する。第２図は本発明の基礎となる
構成を示す回路図である。シーケンサ１は、本体
２と複数（図示３つ）の入出力装置３，４，５と
を含む。本体２および入出力装置３，４，５間に
は、双方向なデータバス６と、ライン７，８，
９，１０とが配線される。本体２および入出力装
置３間には、ライン１１が配線される。入出力装
置３，４間には、ライン１２が配線される。入出
力装置４，５間には、ライン１３が配線される。
また入出力装置５および図示しない後続の入出力
装置間にはライン１４が配続される。
本体２は、マイクロコンピユータなどによつて
実現され、演算制御部１５と、ランダムアクセス
メモリ（以下RAMと記す）１６とを備える。演
算制御部１５とRAM１６とは、データバス６、
アドレスバス１７、ライン１８，１９をそれぞれ
介して接続される。演算制御部１５がアドレスバ
ス１７を介してアドレス指定するとともにライン
１８を介してライト信号を出力することによつ
て、アドレス指定されたRAM１６のアドレスに
演算制御部１５からデータバス６を介するデータ
が書込まれる。また演算制御部１５がアドレスバ
ス１７を介してアドレス指定するとともにライン
１９を介してリード信号を出力することによつ
て、アドレス指定されたRAM１６のアドレスか
らのデータはデータバス６を介して演算制御部１
５に書込まれる。
実現され、演算制御部１５と、ランダムアクセス
メモリ（以下RAMと記す）１６とを備える。演
算制御部１５とRAM１６とは、データバス６、
アドレスバス１７、ライン１８，１９をそれぞれ
介して接続される。演算制御部１５がアドレスバ
ス１７を介してアドレス指定するとともにライン
１８を介してライト信号を出力することによつ
て、アドレス指定されたRAM１６のアドレスに
演算制御部１５からデータバス６を介するデータ
が書込まれる。また演算制御部１５がアドレスバ
ス１７を介してアドレス指定するとともにライン
１９を介してリード信号を出力することによつ
て、アドレス指定されたRAM１６のアドレスか
らのデータはデータバス６を介して演算制御部１
５に書込まれる。
入出力装置３，４，５の内いずれか一つをアド
レス指定するにあたつては、演算制御部１５から
ライン９にクロツク信号あるいは、ライン１０に
クリア信号が出力される。またライン１１には一
定レベルであるハイレベルの＋Vccが出力され
る。
レス指定するにあたつては、演算制御部１５から
ライン９にクロツク信号あるいは、ライン１０に
クリア信号が出力される。またライン１１には一
定レベルであるハイレベルの＋Vccが出力され
る。
入出力装置３は、メモリ機能を有するセルとし
てのデイレイドフリツプフロツプ（以下Ｄ−FF
と記す）２０と、セルの入力と出力との不一致を
検出する検出手段としてのエクスクルーシブ
NOR（以下EX−NORと記す）ゲート２１と、イ
ンバートNAND（以下IN−NANDと記す）ゲート
２２，２３と、ラツチ回路２４と、データバス６
のライン数に応じた数（図示２つ）の３ステート
バツフア２５，２６とを含む。Ｄ−FF２０は、
クロツク入力と、クリア入力と、デー
タ入力Ｄと、セツト出力Ｑとを備える。Ｄ−FF
２０のクロツク入力は、ライン９に接続さ
れる。Ｄ−FF２０のクリア入力はライン１
０に接続される。Ｄ−FF２０のデータ入力Ｄは
ライン１１に接続されるとともに、EX−NORゲ
ート２１の一方の入力に接続される。Ｄ−FF２
０のセツト出力Ｑは、ライン１２に接続されると
ともに、EX−NORゲート２１の他方の入力に接
続される。
てのデイレイドフリツプフロツプ（以下Ｄ−FF
と記す）２０と、セルの入力と出力との不一致を
検出する検出手段としてのエクスクルーシブ
NOR（以下EX−NORと記す）ゲート２１と、イ
ンバートNAND（以下IN−NANDと記す）ゲート
２２，２３と、ラツチ回路２４と、データバス６
のライン数に応じた数（図示２つ）の３ステート
バツフア２５，２６とを含む。Ｄ−FF２０は、
クロツク入力と、クリア入力と、デー
タ入力Ｄと、セツト出力Ｑとを備える。Ｄ−FF
２０のクロツク入力は、ライン９に接続さ
れる。Ｄ−FF２０のクリア入力はライン１
０に接続される。Ｄ−FF２０のデータ入力Ｄは
ライン１１に接続されるとともに、EX−NORゲ
ート２１の一方の入力に接続される。Ｄ−FF２
０のセツト出力Ｑは、ライン１２に接続されると
ともに、EX−NORゲート２１の他方の入力に接
続される。
Ｄ−FF２０は、クリア入力にローレベル
の信号が与えられたとき、データ入力Ｄのレベル
の如何に拘らず、その立下がり時にセツト出力Ｑ
をローレベルとする。またＤ−FF２０は、クロ
ツク入力にローレベルの信号が与えられた
とき、その立下がり時のデータ入力Ｄのレベルと
同一レベルの信号をラツチして、セツト出力Ｑか
らラツチしたレベルの信号を出力する。EX−
NORゲート２１の出力は、IN−NANDゲート２
２，２３の一方の入力にそれぞれ接続される。
IN−NANDゲート２２の他方の入力には、ライン
８が接続される。IN−NANDゲート２３の他方の
入力には、ライン７が接続される。
の信号が与えられたとき、データ入力Ｄのレベル
の如何に拘らず、その立下がり時にセツト出力Ｑ
をローレベルとする。またＤ−FF２０は、クロ
ツク入力にローレベルの信号が与えられた
とき、その立下がり時のデータ入力Ｄのレベルと
同一レベルの信号をラツチして、セツト出力Ｑか
らラツチしたレベルの信号を出力する。EX−
NORゲート２１の出力は、IN−NANDゲート２
２，２３の一方の入力にそれぞれ接続される。
IN−NANDゲート２２の他方の入力には、ライン
８が接続される。IN−NANDゲート２３の他方の
入力には、ライン７が接続される。
IN−NANDゲート２２の出力は、ラツチ回路２
４のイネーブル入力に接続される。ラツチ回路
２４のデータ入力D0〜Dnには、データバス６が
接続される。ラツチ回路２４のセツト出力Q0〜
Qnには、バス２７が接続される。
４のイネーブル入力に接続される。ラツチ回路
２４のデータ入力D0〜Dnには、データバス６が
接続される。ラツチ回路２４のセツト出力Q0〜
Qnには、バス２７が接続される。
ラツチ回路２４のデータ入力D0およびセツト
出力Q0ならびにデータ入力Dnおよびセツト出力
Qnは、個別対応する。ラツチ回路２４は、イネ
ーブル入力にローレベルの信号が与えられたと
きにのみ、その立下がり時のデータ入力D0〜Dn
のレベルと同一レベルの信号をラツチして、個別
対応するセツト出力Q0〜Qnからラツチしたレベ
ルの信号を出力する。
出力Q0ならびにデータ入力Dnおよびセツト出力
Qnは、個別対応する。ラツチ回路２４は、イネ
ーブル入力にローレベルの信号が与えられたと
きにのみ、その立下がり時のデータ入力D0〜Dn
のレベルと同一レベルの信号をラツチして、個別
対応するセツト出力Q0〜Qnからラツチしたレベ
ルの信号を出力する。
IN−NANDゲート２３の出力は、３ステートバ
ツフア２５，２６の制御入力にそれぞれ接続され
る。３ステートバツフア２５，２６の入力には、
バス２８が接続される。３ステートバツフア２
５，２６の出力は、データバス６に接続される。
ツフア２５，２６の制御入力にそれぞれ接続され
る。３ステートバツフア２５，２６の入力には、
バス２８が接続される。３ステートバツフア２
５，２６の出力は、データバス６に接続される。
３ステートバツフアはその制御入力にローレベ
ルの信号が与えられると、バス２８を介するデー
タをデータバス６に出力する。また３ステートバ
ツフアは、その制御入力にハイレベルの信号が与
えられると、その出力をハイインピーダンスとす
る。
ルの信号が与えられると、バス２８を介するデー
タをデータバス６に出力する。また３ステートバ
ツフアは、その制御入力にハイレベルの信号が与
えられると、その出力をハイインピーダンスとす
る。
入出力装置４，５は、入出力装置３と同様に構
成され、入出力装置４は、Ｄ−FF３０、EX−
NORゲート３１、IN−NANDゲート３２，３
３、ラツチ回路３４、３ステートバツフア３５，
３６およびバス３７，３８を備える。入出力装置
５は、Ｄ−FF４０、EX−NORゲート４１、IN
−NANDゲート４２，４３、ラツチ回路４４、３
ステートバツフア４５，４６およびバス４７，４
８を備える。入出力装置４のＤ−FF３０のデー
タ入力Ｄは、ライン１２に接続される。Ｄ−FF
３０のセツト出力Ｑは、ライン１３に接続され
る。入出力装置５のＤ−FF４０のデータ入力Ｄ
は、ライン１３に接続される。Ｄ−FF４０のセ
ツト出力Ｑは、ライン１４に接続される。
成され、入出力装置４は、Ｄ−FF３０、EX−
NORゲート３１、IN−NANDゲート３２，３
３、ラツチ回路３４、３ステートバツフア３５，
３６およびバス３７，３８を備える。入出力装置
５は、Ｄ−FF４０、EX−NORゲート４１、IN
−NANDゲート４２，４３、ラツチ回路４４、３
ステートバツフア４５，４６およびバス４７，４
８を備える。入出力装置４のＤ−FF３０のデー
タ入力Ｄは、ライン１２に接続される。Ｄ−FF
３０のセツト出力Ｑは、ライン１３に接続され
る。入出力装置５のＤ−FF４０のデータ入力Ｄ
は、ライン１３に接続される。Ｄ−FF４０のセ
ツト出力Ｑは、ライン１４に接続される。
第３図を参照して、本体２における演算制御部
１５のクリア出力から第３図１に示すよう
にライン１０にローレベルのクリア信号が出力さ
れる。各入出力装置３，４，５におけるＤ−FF
２０，３０，４０がライン１０を介するクリア信
号に応答してクリアされ、そのセツト出力Ｑはロ
ーレベルとなる。ライン１１は第３図２に示すよ
うにハイレベルのままであり、ライン１２，１
３，１４は第３図３、第３図４、第３図５にそれ
ぞれ示すようにローレベルとなる。ライン１１の
みがハイレベルであり、他のライン１２，１３，
１４がローレベルであるので、EX−NORゲート
２１の出力のみが第３図６に示すようにローレベ
ルとなり、他のEX−NORゲート３１，４１の出
力は第３図７、第３図８にそれぞれ示すようにハ
イレベルのままである。したがつて、入出力装置
３がアドレス指定されたことになる。このアドレ
ス指定後に、本体２における演算制御部１５の出
力，からライン７，８にリード信号
とライト信号とが第３図９、第３図１０にそれぞ
れ示すように順次出力される。
１５のクリア出力から第３図１に示すよう
にライン１０にローレベルのクリア信号が出力さ
れる。各入出力装置３，４，５におけるＤ−FF
２０，３０，４０がライン１０を介するクリア信
号に応答してクリアされ、そのセツト出力Ｑはロ
ーレベルとなる。ライン１１は第３図２に示すよ
うにハイレベルのままであり、ライン１２，１
３，１４は第３図３、第３図４、第３図５にそれ
ぞれ示すようにローレベルとなる。ライン１１の
みがハイレベルであり、他のライン１２，１３，
１４がローレベルであるので、EX−NORゲート
２１の出力のみが第３図６に示すようにローレベ
ルとなり、他のEX−NORゲート３１，４１の出
力は第３図７、第３図８にそれぞれ示すようにハ
イレベルのままである。したがつて、入出力装置
３がアドレス指定されたことになる。このアドレ
ス指定後に、本体２における演算制御部１５の出
力，からライン７，８にリード信号
とライト信号とが第３図９、第３図１０にそれぞ
れ示すように順次出力される。
IN−NANDゲート２３は、EX−NORゲート２
１の出力がローレベルであるので、ライン７を介
するリード信号に応答し、第３図１１に示すよう
にローレベルの信号を３ステートバツフア２５，
２６に出力する。３ステートバツフア２５，２６
は、このローレベルの信号に応答して、バス２８
からのデータをデータバス６に出力する。データ
バス６を介する入出力装置３からのデータは、本
体２の演算制御部１５に読込まれる。IN−NAND
ゲート２２は、EX−NORゲート２１の出力がロ
ーレベルであるので、ライン８を介するライト信
号に応答し、第３図１２に示すようにローレベル
の信号をラツチ回路２４に出力する。このとき、
本体２の演算制御部１５からデータバス６に出力
されたデータはラツチ回路２４に書込まれる。ラ
ツチ回路２４に書込まれたデータは、バス２７に
出力される。なお他の入出力装置４，５のEX−
NORゲート３１，４１の出力がハイレベルであ
るので、IN−NANDゲート３３，３２，４３，４
２の出力は、第３図１３、第３図１４、第３図１
５、第３図１６にそれぞれ示すようにハイレベル
のままである。したがつて入出力装置４，５から
のデータが演算制御部１５に読込まれることも、
演算制御部１５からのデータが入出力装置４，５
に書込まれることもない。
１の出力がローレベルであるので、ライン７を介
するリード信号に応答し、第３図１１に示すよう
にローレベルの信号を３ステートバツフア２５，
２６に出力する。３ステートバツフア２５，２６
は、このローレベルの信号に応答して、バス２８
からのデータをデータバス６に出力する。データ
バス６を介する入出力装置３からのデータは、本
体２の演算制御部１５に読込まれる。IN−NAND
ゲート２２は、EX−NORゲート２１の出力がロ
ーレベルであるので、ライン８を介するライト信
号に応答し、第３図１２に示すようにローレベル
の信号をラツチ回路２４に出力する。このとき、
本体２の演算制御部１５からデータバス６に出力
されたデータはラツチ回路２４に書込まれる。ラ
ツチ回路２４に書込まれたデータは、バス２７に
出力される。なお他の入出力装置４，５のEX−
NORゲート３１，４１の出力がハイレベルであ
るので、IN−NANDゲート３３，３２，４３，４
２の出力は、第３図１３、第３図１４、第３図１
５、第３図１６にそれぞれ示すようにハイレベル
のままである。したがつて入出力装置４，５から
のデータが演算制御部１５に読込まれることも、
演算制御部１５からのデータが入出力装置４，５
に書込まれることもない。
次いで演算制御部１５のクロツク出力か
らライン９に第３図１７に示すようにローレベル
のクロツク信号が出力される。入出力装置３，
４，５におけるＤ−FF２０，３０，４０は、こ
のクロツク信号に応答して前段からのライン１
１，１２，１３のレベルを読込んで後段へのライ
ン１２，１３，１４へそれぞれ出力する。したが
つてライン１１，１２は第３図２、第３図３にそ
れぞれ示すようにハイレベルとなり、ライン１
３，１４は第３図４、第３図５にそれぞれ示すよ
うにローレベルのままである。これによつてEX
−NORゲート３１の出力のみが第３図７に示す
ようにローレベルとなり、他のEX−NORゲート
２１，４１の出力は第３図６、第３図８にそれぞ
れ示すようにハイレベルとなる。したがつて入出
力装置４がアドレス指定されたことになる。この
アドレス指定後にリード信号とライト信号とが第
３図９、第３図１０にそれぞれ示すように順次出
力される。これによつて、IN−NANDゲート３３
の出力がローレベルとなり、バス３８からのデー
タは入出力装置４からデータバス６を介して演算
制御部１５に読込まれる。またIN−NANDゲート
３２の出力がローレベルとなり、演算制御部１５
からのデータはデータバス６を介して入出力装置
４のラツチ回路３４に書込まれ、バス３７に出力
される。
らライン９に第３図１７に示すようにローレベル
のクロツク信号が出力される。入出力装置３，
４，５におけるＤ−FF２０，３０，４０は、こ
のクロツク信号に応答して前段からのライン１
１，１２，１３のレベルを読込んで後段へのライ
ン１２，１３，１４へそれぞれ出力する。したが
つてライン１１，１２は第３図２、第３図３にそ
れぞれ示すようにハイレベルとなり、ライン１
３，１４は第３図４、第３図５にそれぞれ示すよ
うにローレベルのままである。これによつてEX
−NORゲート３１の出力のみが第３図７に示す
ようにローレベルとなり、他のEX−NORゲート
２１，４１の出力は第３図６、第３図８にそれぞ
れ示すようにハイレベルとなる。したがつて入出
力装置４がアドレス指定されたことになる。この
アドレス指定後にリード信号とライト信号とが第
３図９、第３図１０にそれぞれ示すように順次出
力される。これによつて、IN−NANDゲート３３
の出力がローレベルとなり、バス３８からのデー
タは入出力装置４からデータバス６を介して演算
制御部１５に読込まれる。またIN−NANDゲート
３２の出力がローレベルとなり、演算制御部１５
からのデータはデータバス６を介して入出力装置
４のラツチ回路３４に書込まれ、バス３７に出力
される。
次いで演算制御部１５のクロツク出力か
らライン９に第３図１７に示すようにローレベル
のクロツク信号がさらに出力される。入出力装置
３，４，５におけるＤ−FF２０，３０，４０
は、このクロツク信号に応答して前段からのライ
ン１１，１２，１３のレベルを読込んで後段への
ライン１２，１３，１４へそれぞれ出力する。し
たがつてライン１１，１２，１３は第３図２、第
３図３、第３図４にそれぞれ示すようにハイレベ
ルとなり、ライン１４は第３図６に示すようにロ
ーレベルのままである。これによつてEX−NOR
ゲート４１の出力のみが第３図８に示すようにロ
ーレベルとなり、他のEX−NORゲート２１，３
１の出力は第３図６、第３図７にそれぞれ示すよ
うにハイレベルとなる。したがつて入出力装置５
がアドレス指定されたことになる。このアドレス
指定後にリード信号とライト信号とが第３図９、
第３図１０にそれぞれ示すように順次出力され
る。これによつて、IN−NANDゲート４３の出力
がローレベルとなり、バス４８からのデータは入
出力装置５からデータバス６を介して演算制御部
１５に読込まれる。またIN−NANDゲート４２の
出力がローレベルとなり、演算制御部１５からの
データはデータバス６を介して入出力装置５のラ
ツチ回路４４に書込まれ、バス４７に出力され
る。
らライン９に第３図１７に示すようにローレベル
のクロツク信号がさらに出力される。入出力装置
３，４，５におけるＤ−FF２０，３０，４０
は、このクロツク信号に応答して前段からのライ
ン１１，１２，１３のレベルを読込んで後段への
ライン１２，１３，１４へそれぞれ出力する。し
たがつてライン１１，１２，１３は第３図２、第
３図３、第３図４にそれぞれ示すようにハイレベ
ルとなり、ライン１４は第３図６に示すようにロ
ーレベルのままである。これによつてEX−NOR
ゲート４１の出力のみが第３図８に示すようにロ
ーレベルとなり、他のEX−NORゲート２１，３
１の出力は第３図６、第３図７にそれぞれ示すよ
うにハイレベルとなる。したがつて入出力装置５
がアドレス指定されたことになる。このアドレス
指定後にリード信号とライト信号とが第３図９、
第３図１０にそれぞれ示すように順次出力され
る。これによつて、IN−NANDゲート４３の出力
がローレベルとなり、バス４８からのデータは入
出力装置５からデータバス６を介して演算制御部
１５に読込まれる。またIN−NANDゲート４２の
出力がローレベルとなり、演算制御部１５からの
データはデータバス６を介して入出力装置５のラ
ツチ回路４４に書込まれ、バス４７に出力され
る。
このようにクリア信号と、クロツク信号を順次
出力することによつて各入出力装置３，４，５の
アドレス指定が行なわれる。入出力装置が３台の
場合前述の動作が１サイクルであり、クリア信号
を出力することによつてアドレス指定が入出力装
置３から始まる。また他の複数の入出力装置が接
続された場合にも、前述の動作と同様に動作す
る。
出力することによつて各入出力装置３，４，５の
アドレス指定が行なわれる。入出力装置が３台の
場合前述の動作が１サイクルであり、クリア信号
を出力することによつてアドレス指定が入出力装
置３から始まる。また他の複数の入出力装置が接
続された場合にも、前述の動作と同様に動作す
る。
第４図は本発明の基礎となる他の構成の一部を
示す回路図であり、各入出力装置３，４，５の
EX−NORゲート２１，３１，４１に代えて用い
られる回路を示す。この回路は、NANDゲート４
９と、インバータ５０とを備える。前段からの出
力は、NANDゲート４９の一方の入力に与えられ
る。その入出力装置におけるＤ−FFのセツト出
力Ｑからの信号は、インバータ５０の入力に与え
られる。インバータ５０の出力はNANDゲート４
９の他方の入力に与えられる。NANDゲート４９
は、前段からの信号がハイレベルであつて、Ｄ−
FFのセツト出力Ｑがローレベルであるときにの
みローレベルの信号を出力する。これによつて第
２図の実施例と同様にアドレス指定が可能とな
る。
示す回路図であり、各入出力装置３，４，５の
EX−NORゲート２１，３１，４１に代えて用い
られる回路を示す。この回路は、NANDゲート４
９と、インバータ５０とを備える。前段からの出
力は、NANDゲート４９の一方の入力に与えられ
る。その入出力装置におけるＤ−FFのセツト出
力Ｑからの信号は、インバータ５０の入力に与え
られる。インバータ５０の出力はNANDゲート４
９の他方の入力に与えられる。NANDゲート４９
は、前段からの信号がハイレベルであつて、Ｄ−
FFのセツト出力Ｑがローレベルであるときにの
みローレベルの信号を出力する。これによつて第
２図の実施例と同様にアドレス指定が可能とな
る。
第５図は、本発明の一実施例であり、第２図の
構成と対応する部分には同一の参照符を付す。こ
のシーケンサ５１においては、クロツク信号の流
れるライン９が配線されない。したがつて、本体
５２における演算制御部５３は、入出力装置５
４，５５，５６にクロツク信号を与えるための出
力を有する必要がない。入出力装置５４におい
て、IN−NANDゲート２２の出力は、Ｄ−FF２
０ａのクロツク入力に接続される。入出力
装置５５，５６においても、入出力装置５４と同
様にIN−NANDゲート３２，４２の出力はＤ−
FF３０ａ，４０ａのクロツク入力にそれぞ
れ接続される。IN−NANDゲート２２，３２，４
２の出力がＤ−FF２０ａ，３０ａ，４０ａのク
ロツク入力にそれぞれ接続されることによ
つて、一定レベルの信号を各Ｄ−FF２０ａ，３
０ａ，４０ａに順次歩進記憶するためのパルス信
号を作成する作成手段としての機能が果される。
Ｄ−FF２０ａ，３０ａ，４０ａは、そのクロツ
ク入力に与えられた信号のローレベルから
ハイレベルとなる立上がり時にそのデータ入力Ｄ
のレベルを記憶して、そのセツト出力Ｑから出力
する。
構成と対応する部分には同一の参照符を付す。こ
のシーケンサ５１においては、クロツク信号の流
れるライン９が配線されない。したがつて、本体
５２における演算制御部５３は、入出力装置５
４，５５，５６にクロツク信号を与えるための出
力を有する必要がない。入出力装置５４におい
て、IN−NANDゲート２２の出力は、Ｄ−FF２
０ａのクロツク入力に接続される。入出力
装置５５，５６においても、入出力装置５４と同
様にIN−NANDゲート３２，４２の出力はＤ−
FF３０ａ，４０ａのクロツク入力にそれぞ
れ接続される。IN−NANDゲート２２，３２，４
２の出力がＤ−FF２０ａ，３０ａ，４０ａのク
ロツク入力にそれぞれ接続されることによ
つて、一定レベルの信号を各Ｄ−FF２０ａ，３
０ａ，４０ａに順次歩進記憶するためのパルス信
号を作成する作成手段としての機能が果される。
Ｄ−FF２０ａ，３０ａ，４０ａは、そのクロツ
ク入力に与えられた信号のローレベルから
ハイレベルとなる立上がり時にそのデータ入力Ｄ
のレベルを記憶して、そのセツト出力Ｑから出力
する。
第６図を参照して、本体５２における演算制御
部５３のクリア出力から第６図１に示すよ
うにライン１０にローレベルのクリア信号が出力
される。各入出力装置５４，５５，５６における
Ｄ−FF２０ａ，３０ａ，４０ａがライン１０を
介するクリア信号に応答してクリアされ、そのセ
ツト出力Ｑはローレベルとなる。ライン１１は第
５図２に示すようにハイレベルのままであり、ラ
イン１２，１３，１４は第６図３、第６図４、第
６図５にそれぞれ示すようにローレベルなる。ラ
イン１１のみがハイレベルであり、他のライン１
２，１３，１４がローレベルであるので、EX−
NORゲート２１の出力のみが第６図６に示すよ
うにローレベルとなり、他のEX−NORゲート３
１，４１の出力は第６図７、第６図８にそれぞれ
示すようにハイレベルのままである。したがつ
て、入出力装置５４がアドレス指定されたことに
なる。このアドレス指定後に、本体５２における
演算制御部５３の出力，からライン
７，８によりリード信号とライト信号とが第６図
９、第６図１０にそれぞれ示すように順次出力さ
れる。
部５３のクリア出力から第６図１に示すよ
うにライン１０にローレベルのクリア信号が出力
される。各入出力装置５４，５５，５６における
Ｄ−FF２０ａ，３０ａ，４０ａがライン１０を
介するクリア信号に応答してクリアされ、そのセ
ツト出力Ｑはローレベルとなる。ライン１１は第
５図２に示すようにハイレベルのままであり、ラ
イン１２，１３，１４は第６図３、第６図４、第
６図５にそれぞれ示すようにローレベルなる。ラ
イン１１のみがハイレベルであり、他のライン１
２，１３，１４がローレベルであるので、EX−
NORゲート２１の出力のみが第６図６に示すよ
うにローレベルとなり、他のEX−NORゲート３
１，４１の出力は第６図７、第６図８にそれぞれ
示すようにハイレベルのままである。したがつ
て、入出力装置５４がアドレス指定されたことに
なる。このアドレス指定後に、本体５２における
演算制御部５３の出力，からライン
７，８によりリード信号とライト信号とが第６図
９、第６図１０にそれぞれ示すように順次出力さ
れる。
IN−NANDゲート２３は、EX−NORゲート２
１の出力がローレベルであるので、ライン７を介
するリード信号に応答し、第６図１１に示すよう
にローレベルの信号を３ステートバツフア２５，
２６に出力する。３ステートバツフア２５，２６
は、このローレベルの信号に応答して、バス２８
からのデータをデータバス６に出力する。データ
バス６を介する入出力装置５４からのデータは、
本体５２の演算制御部５３に読込まれる。IN−
NANDゲート２２は、EX−NORゲート２１の出
力がローレベルであるので、ライン８を介するラ
イト信号に応答し、第６図１２に示すようにロー
レベルの信号をラツチ回路２４に出力する。この
とき、本体５２の演算制御部５３からデータバス
６に出力されたデータはラツチ回路２４に書込ま
れる。ラツチ回路２４に書込まれたデータは、バ
ス２７に出力される。なお他の入出力装置５５，
５６のEX−NORゲート３１，４１の出力がハイ
レベルであるので、IN−NANDゲート３３，３
２，４３，４２の出力は第６図１３、第６図１
４、第６図１５、第６図１６にそれぞれ示すよう
にハイレベルのままである。したがつて入出力装
置５５，５６からのデータが演算制御部５３に読
込まれることも、演算制御部５３からのデータが
入出力装置５５，５６に書込まれることもない。
１の出力がローレベルであるので、ライン７を介
するリード信号に応答し、第６図１１に示すよう
にローレベルの信号を３ステートバツフア２５，
２６に出力する。３ステートバツフア２５，２６
は、このローレベルの信号に応答して、バス２８
からのデータをデータバス６に出力する。データ
バス６を介する入出力装置５４からのデータは、
本体５２の演算制御部５３に読込まれる。IN−
NANDゲート２２は、EX−NORゲート２１の出
力がローレベルであるので、ライン８を介するラ
イト信号に応答し、第６図１２に示すようにロー
レベルの信号をラツチ回路２４に出力する。この
とき、本体５２の演算制御部５３からデータバス
６に出力されたデータはラツチ回路２４に書込ま
れる。ラツチ回路２４に書込まれたデータは、バ
ス２７に出力される。なお他の入出力装置５５，
５６のEX−NORゲート３１，４１の出力がハイ
レベルであるので、IN−NANDゲート３３，３
２，４３，４２の出力は第６図１３、第６図１
４、第６図１５、第６図１６にそれぞれ示すよう
にハイレベルのままである。したがつて入出力装
置５５，５６からのデータが演算制御部５３に読
込まれることも、演算制御部５３からのデータが
入出力装置５５，５６に書込まれることもない。
次いで演算制御部５３からライン８に出力され
たライト信号が第６図１０に示すように停止され
てハイレベルになると、IN−NANDゲート２２の
出力は第６図１２に示すようにローレベルから立
上がつてハイレベルになる。Ｄ−FF２０ａは、
この立上がりに応答して前段の本体５２からのラ
イン１１のハイレベルを読込んでそのセツト出力
Ｑをハイレベルとし、後段の入出力装置５５への
ライン１２を第６図３に示すようにハイレベルと
する。
たライト信号が第６図１０に示すように停止され
てハイレベルになると、IN−NANDゲート２２の
出力は第６図１２に示すようにローレベルから立
上がつてハイレベルになる。Ｄ−FF２０ａは、
この立上がりに応答して前段の本体５２からのラ
イン１１のハイレベルを読込んでそのセツト出力
Ｑをハイレベルとし、後段の入出力装置５５への
ライン１２を第６図３に示すようにハイレベルと
する。
したがつてライン１１，１２は第６図２、第６
図３にそれぞれ示すようにハイレベルとなり、ラ
イン１３，１４は第６図４、第６図５にそれぞれ
示すようにローレベルのままである。これによつ
てEX−NORゲート３１の出力のみが第６図７に
示すようにローレベルとなり、他のEX−NORゲ
ート２１，４１の出力は第６図６、第６図８にそ
れぞれ示すようにハイレベルとなる。したがつて
入出力装置５５がアドレス指定されたことにな
る。このアドレス指定後にリード信号とライト信
号とが第６図９、第６図１０にそれぞれ示すよう
に順次出力される。これによつて、IN−NANDゲ
ート３３の出力がローレベルとなり、バス３８か
らのデータは入出力装置５５からデータバス６を
介して演算制御部５３に読込まれる。またIN−
NANDゲート３２の出力がローレベルとなり、演
算制御部５３からのデータはデータバス６を介し
て入出力装置５５のラツチ回路３４に書込まれ、
バス３７に出力される。
図３にそれぞれ示すようにハイレベルとなり、ラ
イン１３，１４は第６図４、第６図５にそれぞれ
示すようにローレベルのままである。これによつ
てEX−NORゲート３１の出力のみが第６図７に
示すようにローレベルとなり、他のEX−NORゲ
ート２１，４１の出力は第６図６、第６図８にそ
れぞれ示すようにハイレベルとなる。したがつて
入出力装置５５がアドレス指定されたことにな
る。このアドレス指定後にリード信号とライト信
号とが第６図９、第６図１０にそれぞれ示すよう
に順次出力される。これによつて、IN−NANDゲ
ート３３の出力がローレベルとなり、バス３８か
らのデータは入出力装置５５からデータバス６を
介して演算制御部５３に読込まれる。またIN−
NANDゲート３２の出力がローレベルとなり、演
算制御部５３からのデータはデータバス６を介し
て入出力装置５５のラツチ回路３４に書込まれ、
バス３７に出力される。
次いで、演算制御部５３からライン８に出力さ
れたライト信号が第６図１０に示すように停止さ
れてハイレベルになると、IN−NANDゲート３２
の出力は第６図１４に示すようにローレベルから
立上がつてハイレベルになる。Ｄ−FF３０ａ
は、この立上がりに応答して一前段の入出力装置
５４からのライン１２のハイレベルを読込んでそ
のセツト出力Ｑをハイレベルとし、後段の入出力
装置５６へのライン１３を第６図４に示すように
ハイレベルとする。したがつてライン１１，１
２，１３は第６図２、第６図３、第６図４にそれ
ぞれ示すようにハイレベルとなり、ライン１４は
第６図５に示すようにローレベルのままである。
これによつて入出力装置５６のEX−NORゲート
４１の出力のみが第６図８に示すようにローレベ
ルとなり、他のEX−NORゲート２１，３１の出
力は第６図６、第６図７にそれぞれ示すようにハ
イレベルとなる。したがつて入出力装置５６がア
ドレス指定されたことになる。このアドレス指定
後にリード信号とライト信号とが第６図９、第６
図１０にそれぞれ示すように順次出力される。こ
れによつて、IN−NANDゲート４３の出力が第６
図１５に示すようにローレベルとなり、バス４８
からのデータは入出力装置５５からデータバス６
を介して演算制御部５３に読込まれる。またIN
−NANDゲート４２の出力が第６図１６に示すよ
うにローレベルとなり、演算制御部５３からのデ
ータはデータバス６を介して入出力装置５６のラ
ツチ回路４４に書込まれ、バス４７に出力され
る。
れたライト信号が第６図１０に示すように停止さ
れてハイレベルになると、IN−NANDゲート３２
の出力は第６図１４に示すようにローレベルから
立上がつてハイレベルになる。Ｄ−FF３０ａ
は、この立上がりに応答して一前段の入出力装置
５４からのライン１２のハイレベルを読込んでそ
のセツト出力Ｑをハイレベルとし、後段の入出力
装置５６へのライン１３を第６図４に示すように
ハイレベルとする。したがつてライン１１，１
２，１３は第６図２、第６図３、第６図４にそれ
ぞれ示すようにハイレベルとなり、ライン１４は
第６図５に示すようにローレベルのままである。
これによつて入出力装置５６のEX−NORゲート
４１の出力のみが第６図８に示すようにローレベ
ルとなり、他のEX−NORゲート２１，３１の出
力は第６図６、第６図７にそれぞれ示すようにハ
イレベルとなる。したがつて入出力装置５６がア
ドレス指定されたことになる。このアドレス指定
後にリード信号とライト信号とが第６図９、第６
図１０にそれぞれ示すように順次出力される。こ
れによつて、IN−NANDゲート４３の出力が第６
図１５に示すようにローレベルとなり、バス４８
からのデータは入出力装置５５からデータバス６
を介して演算制御部５３に読込まれる。またIN
−NANDゲート４２の出力が第６図１６に示すよ
うにローレベルとなり、演算制御部５３からのデ
ータはデータバス６を介して入出力装置５６のラ
ツチ回路４４に書込まれ、バス４７に出力され
る。
次いで、演算制御部５３からライン８に出力さ
れたライト信号が第６図１０に示すように停止さ
れてハイレベルになると、IN−NANDゲート４２
の出力は第６図１６に示すようにローレベルから
立上がつてハイレベルになる。Ｄ−FF４０ａ
は、この立上がりに応答して、前段の入出力装置
５５からのライン１３のハイレベルを読込んでそ
のセツト出力Ｑをハイレベルとし、図示しない後
段の入出力装置へのライン１４を第６図５に示す
ようにハイレベルとする。
れたライト信号が第６図１０に示すように停止さ
れてハイレベルになると、IN−NANDゲート４２
の出力は第６図１６に示すようにローレベルから
立上がつてハイレベルになる。Ｄ−FF４０ａ
は、この立上がりに応答して、前段の入出力装置
５５からのライン１３のハイレベルを読込んでそ
のセツト出力Ｑをハイレベルとし、図示しない後
段の入出力装置へのライン１４を第６図５に示す
ようにハイレベルとする。
このようにクリア信号と、ライト信号を順次出
力することによつて各入出力装置５４，５５，５
６のアドレス指定が行なわれる。入出力装置が３
台の場合前述の動作が１サイクルであり、クリア
信号を出力することによつてアドレス指定が入出
力装置５４から始まる。
力することによつて各入出力装置５４，５５，５
６のアドレス指定が行なわれる。入出力装置が３
台の場合前述の動作が１サイクルであり、クリア
信号を出力することによつてアドレス指定が入出
力装置５４から始まる。
なお、本件実施例においてシーケンサとして説
明したけれども、他のデータ通信装置であつても
よい。
明したけれども、他のデータ通信装置であつても
よい。
以上のように本発明によれば、本体と、複数の
入出力装置とを接続するだけでアドレス指定が自
動的に行なわれ、ユーザのアドレス設定のための
作業負担が軽減され、ユーザの操作ミスによる誤
動作が防止される。またアドレスバスが必要でな
くなり、配線が簡素化される。特に本発明では、
ライト用ゲート２２，３２，４２からの出力を、
デイレイドフリツプフロツプ２０ａ，３０ａ，４
０ａの歩進のために用いているので、第２図に示
されている構成に比べて配線数を低減することが
できる。
入出力装置とを接続するだけでアドレス指定が自
動的に行なわれ、ユーザのアドレス設定のための
作業負担が軽減され、ユーザの操作ミスによる誤
動作が防止される。またアドレスバスが必要でな
くなり、配線が簡素化される。特に本発明では、
ライト用ゲート２２，３２，４２からの出力を、
デイレイドフリツプフロツプ２０ａ，３０ａ，４
０ａの歩進のために用いているので、第２図に示
されている構成に比べて配線数を低減することが
できる。
第１図は先行技術の回路図、第２図は本発明の
基礎となる構成の回路図、第３図はその動作を説
明するための波形図、第４図は本発明の基礎とな
る他の構成の一部を示す回路図、第５図は本発明
の一実施例の回路図、第６図はその動作を説明す
るための波形図である。 ２，５２……本体、３，４，５，５４，５５，
５６……入出力装置、６……データバス、７〜１
４……ライン、１５，５３……演算制御部、２
０，２０ａ，３０，３０ａ，４０，４０ａ……Ｄ
−FF、２１，３１，４１……EX−NORゲー
ト、２２，３２，４２……IN−NANDゲート、４
９……NANDゲート、５０……インバータ。
基礎となる構成の回路図、第３図はその動作を説
明するための波形図、第４図は本発明の基礎とな
る他の構成の一部を示す回路図、第５図は本発明
の一実施例の回路図、第６図はその動作を説明す
るための波形図である。 ２，５２……本体、３，４，５，５４，５５，
５６……入出力装置、６……データバス、７〜１
４……ライン、１５，５３……演算制御部、２
０，２０ａ，３０，３０ａ，４０，４０ａ……Ｄ
−FF、２１，３１，４１……EX−NORゲー
ト、２２，３２，４２……IN−NANDゲート、４
９……NANDゲート、５０……インバータ。
Claims (1)
- 【特許請求の範囲】 １ 単一の本体から複数の入出力装置のうちのい
ずれか１つをアドレス指定するアドレス指定方式
であつて、 本体５２は、最初にクリア信号を導出
し、次にリード信号とライト信号と
の組合せを入出力装置５４，５５，５６の数だけ
繰返して導出し、リード信号の発生時にデ
ータバス６のデータを読取り、ライト信号
の発生時にデータバス６にデータを導出し、さら
にまたライン１１に予め定めた一方レベルの信号
を＋Vccを導出したままとし、各入出力装置は、 データ入力端子Ｄとセツト出力端子Ｑとクリア
信号の受信によつてセツト出力端子Ｑを強制的に
予め定めた一方レベルとするクリア入力端子
とクロツク信号の受信によつてデータ入力
端子Ｄに与えられているデータレベルをセツト入
力端子Ｑに導出するためのクロツク入力端子
とを備えるデイレイドフリツプフロツプ２
０ａ，３０ａ，４０ａと、 データ入力端子Ｄとセツト出力端子Ｑとの信号
を受信して不一致を検出する不一致検出手段２
１，３１，４１；４９，５０と、 不一致検出出力とリード信号とが同時に
生じていることを論理処理するリード用ゲート２
３，３３，４３と、 不一致検出出力とライト信号とが同時に
生じていることを論理処理し、その論理処理出力
をクロツク入力端子に与えるライト用ゲー
ト２２，３２，４２と、 リード用ゲート２３，３３，４３からの論理処
理出力に応答してデータバス６にデータを導出す
る手段２５，２６；３５，３６；４５，４６と、 ライト用ゲート２２，３２，４２からの論理処
理出力に応答してデータバス６のデータをストア
するラツチ回路２４，３４，４４とを含み、初段
の入出力装置５４におけるデータ入力端子Ｄには
前記ライン１１が接続され、 初段以外の各入力装置５５，５６におけるデー
タ入力端子Ｄにはその直前の段のセツト出力端子
Ｑからの出力が与えられることを特徴とするアド
レス指定方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22064382A JPS59109930A (ja) | 1982-12-15 | 1982-12-15 | アドレス指定方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22064382A JPS59109930A (ja) | 1982-12-15 | 1982-12-15 | アドレス指定方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59109930A JPS59109930A (ja) | 1984-06-25 |
| JPS6132709B2 true JPS6132709B2 (ja) | 1986-07-29 |
Family
ID=16754178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22064382A Granted JPS59109930A (ja) | 1982-12-15 | 1982-12-15 | アドレス指定方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59109930A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6184762A (ja) * | 1984-10-03 | 1986-04-30 | Stanley Electric Co Ltd | マルチ制御システム |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50161105A (ja) * | 1974-06-17 | 1975-12-26 | ||
| JPS54132142A (en) * | 1978-04-05 | 1979-10-13 | Mitsubishi Electric Corp | Input/output device identifying system for electronic computer system |
-
1982
- 1982-12-15 JP JP22064382A patent/JPS59109930A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59109930A (ja) | 1984-06-25 |
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