KR920006082B1

KR920006082B1 - I/o포트를 통한 메모리 팩 인터페이스 로직회로

Info

Publication number: KR920006082B1
Application number: KR1019890020117A
Authority: KR
Inventors: 신기섭; 유태홍
Original assignee: 삼성전자 주식회사; 정용문
Priority date: 1989-12-29
Filing date: 1989-12-29
Publication date: 1992-07-27
Also published as: KR910012880A

Abstract

내용 없음.

Description

I/O포트를 통한 메모리 팩 인터페이스 로직회로

제1도는 시스템의 메모리 맵의 구성도

제2도는 종래의 구성도

제3도는 본 발명의 구성도

제4도는 제3도의 어드레스 레지스터부(30)를 제외한 상세회로도

제5도는 제3도중 어드레스 레지스터부(30)의 상세회로도

제6도는 제4도중 컨트롤 레지스터부(50) 및 스테이터스 레지스터부(60)의 라이트/리드 타이밍도

제7도는 제5도중 어드레스 레지스터부(30)의 클리어 및 로드 타이밍도

제8도는 본 발명에 따른 메모리 팩 엑세스 타이밍도

* 도면의 주요부분에 대한 부호의 설명

10 : 쌍방향 데이터 버퍼부 20 : 디코더부

30 : 어드레스 레지스터부 50 : 컨트롤 레지스터부

60 : 스테이터스 레지스터 70 : 제어부

90 : 메모리 팩 데이터 버퍼부

본 발명은 랩톱 PC(Lap Top Personal Computer)에서의 메모리 팩 인터페이스로직(Memoyr Pack Inteface Logic)회로에 관한 것으로, 특히 I/O포트(Input/output Port)를 통한 메모리 팩의 인터페이스 로직회로에 관한 것이다.

일반적으로 8비트 교육용 PC에서 메모리 팩을 CPU가 엑세스(Access) 가능한 메모리 영역상에서 사용하고, 이 메모리 작은 로드(Load)할 때에는 시스템 파워가 다운(Down)된 상태에서 수행한다. 제1도에서 도시한 바와같이, 시스템 CPU가 엑세스 가능한 메모리 영역은 유저(user)가 확장가능한 메모리 영역과 시스템에서 기 사용중인 메모리 영역으로 나뉘는데, 상기 메모리팩은 이 유저가 확장가능한 영역에 할당하여 사용한다. CPU가 직접 메모리 액세스 명령으로 엑세스하는 회로를 보면, 제2도에서 도시한 바와같이 디코더(DEC)와 어드레스 버퍼(ABF)와 데이터 버퍼(DBF)와 메모리 막으로 구성된다. 상기 디코더(DEC)는 CPU로 부터 인가되는 어드레스를 디코딩하여 메모리 팩으로 팩 인에이블 신호(PACKEN#)를 출력한다. 상기 어드레스 버퍼(ABF)는 CPU로 부터 인가되는 어드레스를 버퍼링하여 메모리 팩의 어드레스를 만든다. 또 한편 상기 데이터 버퍼(DBF)는 CPU데이터 버스에 단열 쌍방향 버퍼로 사용하여 메모리 팩의 데이터 버스를 연결한다. 그러나 상기와 같은 종래의 구성에서는 확장용으로 비워놓은 메모리 영역에 메모리 팩을 사용할 수 없었으며, 메모리팩의 로드/언로드가 수월하지 못했다. 또한 시스템에서 기 사용중인 메모리영역에 추가로 적용할시 시스템 프로그램이 다시 수정되어야 하는 문제점이 있었다. 따라서 본 발명의 목적은 기존시스템의 메모리 맵 운용방법등을 변화시키지 않으면서 PC버스상에서 I/O포트를 통해 대용량 메모리 팩의 엑세스를 할 수 있는 인터페이스 로직회로를 제공함에 있다.

이하 본 발명을 첨부도면을 참조하여 상세히 설명한다.

제3도는 본 발명의 구성도로서, PC데이터 버스와 인터페이스 로직사이의 쌍방향 데이터를 버퍼링하는 쌍방향 데이터 버퍼부(10)와, PC어드레스 버스와 컨트롤 버스로 부터 2개의 I/O어드레스를 디코드하여 인터페이스로직에 필요한 컨트롤 신호를 만드는 디코더부(20)와, 메모리 팩의 리드/라이트시 필요한 어드레스를 제공하는 어드레스 레지스터부(30)와, 인터페이스 로직의 동작모드와 메모리 팩 선택신호를 제어하는 컨트롤 레지스터부(50)와, CPU가 인터페이스 로직의 동작모드와 메모리 팩의 접속여부를 알 수 있도록 하는 스테이터스 레지스터부(60)와, 메모리 팩의 데이터 버스와 연결되어 리드/라이트시 데이터의 흐름을 제어하는 제어부(70)와, 메모리 팩에 필요한 컨트롤 신호를 제공하면서 메모리 팩의 유무를 인터페이스 로직에 전달하는 메모리 팩 데이터 버퍼부(90)로 구성한다.

제4도는 제3도의 어드레스 레지스터부(30)를 제외한 상세회로도로서, 양방향 데이터 버퍼부(10)는 PC버스로 부터 인가되는 시스템 데이터버스(SDO-7)를 통해 데이터를 받아 버퍼드 데이터버스(BDO-7)로 데이터를 발생하고, 디코더부(20)는 오아게이트(21,23) 및 인버터(22) 및 제1버퍼(24) 및 PAL(25)로 구성하며, 컨트롤 레지스터부(50)는 디코더부(20)로 부터 인가되는 클럭신호에 의해 버퍼드 데이터 버스(BDO-5)를 래치하는 메모리 팩 선택신호 발생을 제어하며, 스테이터스 레지스터부(60)는 버퍼드 데이터버스(BD0-7)를 받아 인터페이스 로직의 동작모드 및 버퍼드 데이터 인에이블 입력신호(BDEI-4-)를 발생하고, 제어부(70)는 상기 버퍼드 데이터버스(BDO-7)의 데이터를 받아 메모리 팩 데이터신호(MPDO-7)를 발생하며, 메모리 팩 데이터 버퍼부(90)는 오아게이트(72-75,78,79) 및 인버터(71) 및 낸드게이트(76) 및 앤드게이트(80,83) 및 제1,2디코더(77,82) 및 제7,8버퍼(81,84)로 구성하고, 상기 PAL(25)의 출력단자에 점퍼(JI)를 연결한다.

제5도는 제3도중 어드레스 레지스터부(30)의 상세회로도로서, 인버터(31) 및 앤드게이트(32-35) 및 제1-5카운터(36-40) 및 제2-6버퍼(41-46)로 구성한다.

제6도는 제4도중 컨트롤 레지스터부(50) 및 스테이터스 레지스터부(60)의 라이트/리드 타이밍도로서, (1A)는 어드레스 인에이블 신호(AEN)이고, (2A)는 시스템 어드레스(SAO-9)이며,(3A)는 I/O라이트신호(IOW-) 이고, (4A)는 I/O리드신호(IOR-) 이며, (5A)는 시스템 데이터 버스(SDO-7) 이고 (6A)는 리셋트 드라이브 신호(RESDRV)이며, (7A)는 어드레스 디팩트 신호(ADET)이고, (8A)는 PAL(25)의 출력단자(01)로 부터 출력되는 신호이며, (9A)는 버퍼드 데이터 버스(BDO-7)이고, (10A)는 컨트롤 포트신호(CPORT-)이고, (11A)는 컨트롤 레지스터부(50)으로 인가되는 클럭신호이며, (12A)는 스테이터스 레지스터부(60)의 단자(1G,2G)로 입력하는 신호이고, (13A)는 컨트로 레지스터부(50)의 출력신호이다.

제7도는 제5도중 어드레스 레지스터부(30)의 클리어 및 로드타이밍도도로서, (1B)는 시스템 어드레스(SAO-9) 이고, (2B)는 I/O라이트 신호(IOW) 이며, (3B)는 시스템 데이터 버스(SD0-7) 이고, (4B)는 어드레스 디텍트 신호(ADET-)이며, (5B)는 컨트롤 호(CPORT-)이고, (6B)는 데이터 포트신호(DPORT-) 이며, (7B)는 컨트롤 레지스터부(50)의 클럭신호이고,(8B) ∼(11B)는 컨트롤 레지스터부(50)의 출력단자(Q1,Q4-Q6)로 부터 출력되는 신호이며, (12B)는 클리어 카운터 신호(CLRCNT-)이고, (13B) -(15B)는 로드 어드레스(LDAR1-LDAR3-)이며, (16B)는 카운터 클럭신호(CNTCLK) 이고, (17B)는 데이터 인에이블 신호(DATEN-) 이며, (18B) -(22B)는 제1-5카운터(36-40)의 출력신호이다.

제8도는 본 발명에 따른 메모리 팩 엑세스 타이밍도로서, (IC)는 시스템 어드레스(SAO-9)이고, (2C)는 I/O라이트 신호(IOW-)이며, (3C)는 I/O리드 신호(IOR-)이고, (4C)는 시스템 데이터 신호(SD0-7)이며, (5C)는 어드레스 디텍트 신호(ADET-)이고, (6C)는 컨트를 포트신호(CPORT-)이며, (7C)는 데이터 포트신호(DPORT-)이고, (8C)는 컨트롤 레지스터부(50)의 클럭신호이며, (9C)는 스테이터스 레지스터부(60)의 단자(1G,2G)로 입력하는 신호이고, (10C)-(13C)는 컨트롤 레지스터부(50)의 출력단자(Q1-Q4)로 출력하는 신호이며, (14C)는 카운트 클럭신호(CNTCLK)이고, (15C)는 데이터 인에이블 신호(DATEN-)이며, (16C)는 제1-5카운터(36-40)의 출력신호이고, (17C)는 메모리 팩 선택신호(SELPK2-)이며, (18C)메모리 팩 인에이블 신호(PKEN-)이고, (19C)는 메모리 팩으로 출력하는 출력인 에이블 신호(DE-)이며, (20C)는 메모리 팩으로 출력하는 라이트 인에이블 신호(WE-)이고,(21C)는 메모리 팩 어드레스(MAO-19)이며, (22C)는 메모리 팩 데이터 신호(MPDO-7)이고, (23C)는 메모리 팩으로 부터 인가되는 디텍트신호(DET2-)이다.

상술한 구성에 의거하여 본 발명을 제3-8도를 참조하여 상세히 설명한다. 우선 도시한 바와같이 I/O어드레스 맵(MAP)은 PC버스상에 메모리 팩을 인터페이스하는 것으로, 항상 호환성 문제가 따라 다닌다. 그래서 현재 PC에서 사용하지 않는 어드레스 영역을 사용하고, 만약을 위해 어드레스를 변환할 수 있도록PAL(Programable Array Logic)(25)의 출력단자(06)에 연결한 점퍼(J1)를 사용한다. 상기 접퍼(J1)는 또다른 어드레스를 사용할 때 닫게 된다. 또한 상기 점퍼(J1)를 설치할 때는 컨트롤 및 스테이터스 레지스터부(50,60)가 320H에 지정하고, 데이터 리드/라이트(Read/write)는 321H에 지정된다. 또한편 점퍼(Jl)를 설치하지 않을때는 컨트롤 및 스테이터스 레지스터부(50,60)가 340H에 지정되고 데이터 리드/라이트는 341H에 지정된다. 여기서는 호환성 문제를 최소한 줄이기 위해 최소의 I/O어드레스만을 사용한다.

상기 컨트롤 레지스터부(50)가 오직 라이트만 하는 비트맵을 보면 비트 B0가 하이일때 메모리 팩 엑세스인에이블을 하고 비트 B1, B2는 메모리 팩 선택기이다. 또한 비트 B3는 하이일때 어드레스 레지스터부(60) 엑세스 인에이블을 하고, 비트 B4, B5는 어드레스 레지스터 선택기이다. 또한 상기 스테이터스 레지스터부(60)가 오직 리드만 하는 비트 맵랩을 보면 비트(B0)가 하이일때 메모리 팩 엑세스 인에이블을 하고, 비트(B1,B2)는 메모리 팩 선택기이다. 비트 B3가 하이가 될때는 어드레스 레지스터부(50) 엑세스 인에이블을 하고, 비트 B4-B7은 로우일때 제1-4팩이 로드되어 진다.

상기 컨트롤 레지스터(50)와 스테이트스 레지스터(60)의 엑세스할때의 동작은 제6도에서 도시한 타이밍도를 참조하여 하기에 설명한다. TO타이밍 기간은 시스템의 파위를 온시키면 시스템 리셋트 신호인 리셋트 드라이브 신호(RESDRV)가 언버터(22)를 통한 신호에 의하여 컨트롤 레지스터(50)내의 컨트롤 레지스터부(50)의 출력단자를 통해 로우가 출력한다. T1타이밍 기간은 시스템에서 컨트롤 레지스터(50)에 데이터(DC7)를 라이트하는 동작이나 실제로 메모리 팩이 로드되지 않아 메모리 팩으로 부터 인가되는 디텍트신호(DET1-4)가 팩 메모리 팩 데이터 버퍼부(90)내의 제8버퍼(84)를 통해 앤드게이트(83)를 통한 어드레스디팩트 신호(ADET-)가 하이가 되고, 이 하이신호가 디코더부(20)내의 PAL(25)로 입력되어 컨트롤 포트신호(CPORT-)를 하이로 붙들고 있으므로 컨트롤 레지스터부(50)에 라이트되지 않게 된다. T2타이밍 기간은 한재의 메모리 팩을 시스템에 로드하면 제8버퍼(84)의 입력신호인 디텍트신호(DET1-4)층 한개가 로우가 되면서 어드레스 디텍트신호(ADET-)가 로우가 된다. T3타이밍 기간은 상기 어드레스 디텍트신호(ADET-)가 로우되면, 시스템 CPU가 컨트롤 레지스터부(50)에 데이터(DC-2)를 라이트하는 동작으로 컨트롤 포트신호(CPORT-)가 된다. 이때 이 컨트롤 포트신호(CPORT-)와 버퍼드 I/O라이트 신호(BIOW-)를 받아 논리합하는 오아게이트(21)를 통해 I/O라이트 신호(IOW-)가 로우인 동안 컨트롤 레지스터부(50)의 클럭단자(CLK)에 로우를 공급하고, 이 I/O 라이트 신호(IOW-)의 라이징 엣지(rising edge)에서 데이터(DC-2)가 컨트롤 레지스터부(50)의 출력에 래치된다. T4타이밍 기간은 시스템 CPU가 스테이터스 레지스터부(60)를 읽는 동작으로 PAL(25)의 출력신호인 컨트를 포트신호(CPORT-)가 어드레스(AC-3)를 디코드하여 로우가 되고, 이 신호와 버퍼드 I/O리드신호(BIOR-)가 오아게이트(23)로 하여 스테이터스 레지스터(60)의 단자(1G,2G)에 로우신호를 가한다.

상기 로우신호로 스테이터스 레지스터(60)의 입력신호인 버퍼드 데이터버스(BDO-7)의 데이터(DC-3)가 전달되고, PAL(25)의 출력단자(O1)의 신호가 로우가 되어 양방향 데이터 버퍼부(10)의 출력단에 연결된 버퍼드 데이터 버스(BDO-7)가 시스템 데이터 버스(BDO-7)에 전달된다.

다음은 실제적으로 시스템 CPU가 메모리 팩을 엑세스하기 위해서는 메모리 어드래스가 존재해야 하는데, 여기서는 어드레스 레지스터(30)부를 두고 읽고자 하는 어드레스를 세팅한 후 데이터 포트를 통하여 행해지도록 한다. 상기 어드레스 레지스터부(30)를 클리어 또는 임의값으로 로딩하는 동작에 대해 도시한 제7도를 참조하여 하기에 설명한다.

먼저 T5타이밍 기간은 메모리 팩을 로딩하면서 어드레스 디팩트신호(ADET-)가 로우가 되어 정상적으로 인터페이스 로직을 엑세스하게 된다. T6과 T7타이밍 기간은 어드레스 레지스터부(30)를 클리어하기 위해 필요로 하는 연속적인 동작이다.

상기 어드레스 레지스터부(30)내의 제105카운터(36-40)는 5개의 병열 로드를 갖는 동기 4비트 바이너리(Binary) 카운터로 출력단자(Q)를 클리어하기 위해 클리어단자(CLR)를 로우로 하고 클럭단자(CLK)로 입력하는 신호를 트리거(Trigger)해야 한다.

상기 T6타이밍 기간은 상기를 컨트롤하기 위해 컨트롤 레지스터부(50)의 출력단자(Q4)를 하이로 출력단자(Q5와 Q6)를 로우로 만들기 위한 라이팅이다. I/O라이트 신호(IOW-)의 라이징 엣지에서 컨트롤 레지스터부(50)의 값이 하면서 상기 출력단자(Q5와 Q6)로 출력되는 신호가 제1디코더(77)에 입력되고, 컨트롤 레지스터부(50)의 출력단자(Q4)로 부터 출력되는 신호가 하이로, 출력단자(Q1)로 부터 출력되는 신호가 인버터(71)를 통한 하이로 낸드게이트(76)로 입력되어 제1디코더(77)의 출력신호인 클리어 카운트 신호(CLRCNT-)가 로우가 된다. T7타이밍 기간은 시스템 어드레스 AdP-1을 디코드하여 데이터 포트신호(DPORT-)가 로우가 되고, 오아게이트(78,79)와 앤드게이트(80)에 의해 카운트 클럭신호(CNTCLK)가 로우가 된다.

상기 로우신호가 된후 I/O라이트 신호(IOW-)의 라이징 엣지에서 제1-5카운터(36-40)의 출력이 모두 로우가 된다. T8과 T9타이밍 및 기간은 낮은 바이트의 제4-5카운터(39,40)에 임의의 값을 세팅하는 연속동작이다. 상기 제4,5카운터(39,40)를 선택하기 위해서는 컨트롤 레지스터부(50)의 출력단자(Q5)가 하이, 출력단자(Q6)가 로우로 되어야 한다.

상기 T8타이밍 기간은 상기 컨트롤 레지스터(50)에 출력단자(Q5,Q6)의 값을 라이팅하는 것으로 I/O라이트 신호(IOW-)의 라이징 엣지에서 출력단자(Q5,Q6)의 값이 변하여 로드어드레스 1신호(LDAR1-)가 로우로 되고, 제4,5카운터(39,40)의 로드단자(LOAD)를 로우로 만든다. T9타이밍 기간은 시스템 CPU의 시스템 데이터 버스의 데이터(Dal)값을 어드레스 레지스터부(30)에 라이팅 타이밍으로 I/O라이트 신호(IOW-)의 라이징 엣지에서 로드어드레스 1신호(LDAR1-)이 물려있는 제5카운터(40)와 제4카운터(39)에 높은 4비트와 낮은 4비트가 래치된다.

T10타이밍 기간은 제2,3카운터(37,38)에 엑세스하려는 메모리 어드레스의 중간 바이트를 라이팅하기 위해서 제2,3카운터(37,38)의 로드단자(LOAD)를 로우로 만들기 위해 컨트롤 레지스터부(50)의 출력단자(Q5)의 신호가 로우, 출력단자(Q6)의 신호가 하이로 라이팅한다. I/O라이트 신호(IOW-)의 라이징 엣지에서 상기 컨트롤 레지스터부(50)의 출력단자(Q5,Q6)의 신호가 변하고, 로드 어드레스 2신호(LDAR2-)가 로우로 되어 제2,3카운터(37,38)의 로드단자(LOAD)를 로우로 만든다.

T11타이밍 기간은 제2,3카운터(37,38)에 데이터(Da2)값을 세팅하는 동작이며 T9타이밍 기간의 동작과 동일하다. T12타이밍 기간은 제1카운터(36)에 메모리 어드레스 MSB를 라이팅하기 위해 로드 어드레스 3신호(LDAR3-)를 로우로 만드는 컨트롤 레지스터부(50)의 출력단자(Q5,Q6)의 신호를 라이팅 하는 동작이다.

T13타이밍 기간은 시스템 데이터버스(SD0-3)상의 데이터를 제1카운터(36)에 라이팅하는 동작으로 로드 어드레스 3(LDAR3-)가 로우상태에서 I/O라이트 신호(IOW-)의 라이징 엣지에서 카운트 클럭신호(CNTCLK)에 의해 제1카운터(36)가 세팅된다.

T14타이밍 기간은 19라인의 어드레스가 제105카운터(36-40)에 로딩완료된 상태로서 데이터 인에이블 신호(DATEN-)가 하이이므로 메모리 팩 어드레스 버스(MA#)에 전달되지 않은 상태이다.

다음은 어드레스 레지스터(30)에 로딩된 값이 실제 엑세스하려는 스타팅 어드레스가 되고 하기와 같은 동작을 하여 메모리 팩에 데이터를 리드/라이트하게 된다.

제8도에서 도시한 바와같이 T15타이밍 기간은 메로리 팩이 시스템에 로딩되었음을 나타낸다. T16타이밍 기간은 최대 사용할 수 있는 메모리 팩은 4개이며, 그래서 시스템에서는 어떤 메모리 팩이 로딩되어 있는지 알아야 한다. CPU가 상기를 알기 위해 스테이터스 레지스터부(60)를 읽는 동작을 나타낸다. 즉, Acp-1 어드레스로 부터 컨트롤 포트신호(CPORT-)를 PAL(25)를 통해 로우로 만들고, I/O리드 신호(IOR-)가 로우인 시간에 스테이터스 레지스터부(60)에 연결된 제8버퍼(84)를 통한 디텍트 신호(DET-)를 버퍼드 데이터버스(BD4-7)에 놓이고, 양방향 테이타버퍼(10)의 디텍트 단자(DIR)에 로우가 되어 CPU쪽으로 데이터가 입력된다. 여기서 나타낸 타이밍도는 두번째 메모리 팩이 시스템에 로딩된 것을 예를들어 디텍트 2신호(DET2-)반을 나타낸다. T17타이밍 기간은 2번째 메모리 팩이 있는 것을 CPU가 알아서 이를 엑세스하려고 한다.

상기 동작을 위해서는 컨트롤 레지스터부(50)에 있는 메모리 팩 선택기에 해당하는 출력단자(Q2)와 출력단자(Q3)의 신호를 각각 하이, 로우로 하여 2번째 메모리 팩을 선택하여야 한다. 상기 출력단자(Q2,Q3)의 신호는 제2디코더(82)에 연결되어 이 제2디코더(82)의 입력단자(C)가 로우가 될때 메모리 팩 선택신호(SELPK2-) 로우가 되도록 한다. T18타이밍 기간은 어드레스 레지스터부(30)에 있는 스타팅 메모리 어드레스, 메모리 팩 데이터 버퍼부(70)와 컨트롤 신호가 실제적으로 메모리 팩에 영향을 미치게 하기 위해서는 컨트롤 레지스터부(50)의 메로리 팩 엑세스 인에이블 비트를 하이로 세팅하여야 한다. 데이터(Dc-2)는 바로 컨트롤 레지스터부(50)의 출력단자(Q1)의 신호를 하이로 하기 위한 데이터 패턴이고 I/O라이트 신호(IOW-)의 라이징 엣지에서 출력단자(Q1)의 신호가 하이로 변하면서 플로팅(Floating) 상태에 있던 컨트롤 신호, 메모리 팩 어드레스(MAD-1g), 메모리 팩 데이터(MPDO-7)를 메로리 팩 데이터 버퍼부(70)및 제7버퍼(81) 및 제2디코더(82) 및 제2-6버퍼(41-45)의 인에이블 단자(G)로 입력하는 데이터 인에이블 신호(DATEN-)를 로우로 만들어 VMF로딩 상태로 부터 벗어나게 된다.

T19타이밍 기간은 메모리 팩으로 부터 1바이트 데이터(Dr-1)를 읽어오기 위한 동작으로 어드레스 레지스터부(30)의 출력메모리 팩 어드레스(MAD-19)의 (Qn)로 나타내는 어드레스로 부터 I/O리드 신호(IOR-)가 로우일때 출력인에이블 신호(OE-)를 로우로 하여 메모리 팩 데이터 버스(MPDO-7)에 데이터(Dr-1)이 시스템 데이터 버스(SDO-7)에 전달된다. 그리고 I/O리드 신호(IOR-)의 라이징 엣지에 의해 카운트 클럭신호(CNTCLK-)를 통하여 어드레스 레지스터부(30)는 자동적으로 어드레스 값의 하나를 증가시켜 메모리 팩 어드레스(MAO-19)의 (Qn+1) 값을 갖는다. T21타이밍 기간은 연속되는 메모리팩으로 부터의 데이터 리드로 T19의 타이밍 기간의 동작과 동일하고, 어드레스 레지스터부(30)는 다시 하나 증가하여 메모리 팩 어드레스(MAO-19)의 값을 갖는다. T20타이밍 기간은 메모리 팩에 데이터(Dw-1)값을 라이팅하기 위한 동작으로 오아게이트(72,74) 및 제7버퍼(81)를 통해 I/O라이트 신호(IOW-)동안라이트 인에이블 신호(WE-) 로우로 하여 데이터(Dw-1) 값이 메모리 팩에 라이팅되고, 어드레스 레지스터부(30)는 메로리 팩 어드레스(MA0-19)의 (Qn+3)값을 갖는다. T22타이밍 기간에서는 상기 T21타이밍기간과 동일하며 어드레스 레지스터(30)는 메모리 팩 어드레스(MAO-19)의 (Qn+4)값을 갖는다.

또한 연속되는 리드와 라이트에 대해서 제1-5카운터(36-40)는 19비트 바이너리 카운터로 동작하게 되고, 모든 출력이 하이가 되었을때는 다시 다음 엑세스에 의해 클리어된다. T23타이밍 기간에서는 CPU가 읽거나 쓰는 동작이 끝났을 경우 메모리 팩의 이탈이나 다른 메모리 팩의 로딩을 위해 메모리 팩으로 연결되는 신호들을 플로팅 상태로 다시 만들어야 한다.

상기는 컨트롤 레지스터(50)의 메모리 팩 엑세스 인에이블 비트를 0로 만들으므로 해서 이루어진다. 이것은 컨트롤 레지스터부(50) 비트 0에 로우를 라이팅하는 동작이다. T24타이밍 기간은 모든 메모리 팩에 연결된 신호가 클로팅된 상태로 존재한다.

상술한 바와같이 대용량의 데이터 메모리를 기존 시스템의 호환성을 잃지않도록 2개의 I/O어드레스만을 통해 엑세스할 수 있으면서 시스템의 메모리 맵에 무관하게 어드레스 발생기의 비트수를 증가하여 엑세스가 가능함으로써 메모리 팩의 용량 조절하고 시스템에 로드/언로드가 자유로운 이점이 있다.

Claims

메모리 팩 인터페이스 로직회로에 있어서, 상기 인터페이스 로직과 PC데이터 버스사이의 쌍방향 데이터를 버퍼링하는 쌍방향 데이터 버퍼부(10)와, PC어드레스 버스와 PC컨트롤 버스로 부터 2개의 I/O어드레스를 디코드하여 상기 인터페이스 로직에 필요한 컨트롤 신호를 반생하는 디코더부(20)와, 상기 메모리 팩의 리드 및 라이트시 필요한 어드레스를 발생하는 어드레스 레지스터부(30)와, 상기 PC컨트롤 버스로 부터인가되는 신호에 의해 상기 쌍방향 데이터 버퍼부(10)의 출력신호를 래치하여 상기 인터페이스 로직의 동작신호 및 메모리 팩 선택신호를 제어하는 컨트롤 레지스터부(50)와, 상기 쌍방향 데이터 버퍼부(10)의 출력신호를 받아 상기 PC컨트롤 버스로 부터 인가되는 신호에 의해 인터페이스 로직의 동작신호 및 메모리 팩의 접속여부를 알 수 있도록 하는 스테이터스 레지스터부(60)와, 상기 쌍방향 데이터 버퍼부(10)와 메모리팩의 데이터 버스사이에 연결되어 리드 및 라이트시 데이터의 흐름을 제어하는 제어부(70)와, 메로리 팩에 필요한 컨트롤 신호를 제공하면서 메모리 팩의 유무를 인터페이스 로직에 전달하는 메모리 팩 데이터 버퍼부(90)로 구성함을 특징으로 하는 I/O포트를 통한 메모리 막 인터페이스 로직회로.
제1항에 있어서, 어드레스 레지스터부(30)가 19비트 링카운터로 구성되어 엑세스가능한 메모리 팩의 용량을 조절함을 특징으로 하는 I/O포트를 통한 메모리 팩 인터페이스 로직회로.