JP2719052B2 - マイクロコンピュータ - Google Patents
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- JP2719052B2 JP2719052B2 JP3048875A JP4887591A JP2719052B2 JP 2719052 B2 JP2719052 B2 JP 2719052B2 JP 3048875 A JP3048875 A JP 3048875A JP 4887591 A JP4887591 A JP 4887591A JP 2719052 B2 JP2719052 B2 JP 2719052B2
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- buffers
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
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- General Engineering & Computer Science (AREA)
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- Debugging And Monitoring (AREA)
Description
【０００１】
【産業上の利用分野】本発明は外部メモリと接続できる
ワンチップマイコンに関する。
ワンチップマイコンに関する。
【０００２】
【従来の技術】ワンチップマイコンから外部メモリにア
ドレス等のデータを送る場合、ワンチップマイコンはバ
スのデータを出力バッファを介し出力端子から出力す
る。図４に従来のワンチップマイコンのバスと信号出力
部のブロック図を示す。図において、１ａ，１ｂ，・・
・，１ｃは複数のアドレスバスで、ワンチップマイコン
のアドレスのビット数に相当する数だけある。アドレス
バス１ａ，１ｂ，・・・，１ｃはそれぞれ出力バッファ
２ａ，２ｂ，・・・，２ｃを介して出力端子５ａ，５
ｂ，・・・，５ｃに接続される。又４０はＣＰＵ、４１
はワーキング用の内部メモリ、４２は外部メモリであ
り、ＣＰＵ４０にはデータ線ｄ，クロック線ＣＬＫ，イ
ネーブル線ＥＮが接続されている。データ線ｄは複数本
で構成され、入，出力バッファを介し、外部メモリ４２
に接続されている。
ドレス等のデータを送る場合、ワンチップマイコンはバ
スのデータを出力バッファを介し出力端子から出力す
る。図４に従来のワンチップマイコンのバスと信号出力
部のブロック図を示す。図において、１ａ，１ｂ，・・
・，１ｃは複数のアドレスバスで、ワンチップマイコン
のアドレスのビット数に相当する数だけある。アドレス
バス１ａ，１ｂ，・・・，１ｃはそれぞれ出力バッファ
２ａ，２ｂ，・・・，２ｃを介して出力端子５ａ，５
ｂ，・・・，５ｃに接続される。又４０はＣＰＵ、４１
はワーキング用の内部メモリ、４２は外部メモリであ
り、ＣＰＵ４０にはデータ線ｄ，クロック線ＣＬＫ，イ
ネーブル線ＥＮが接続されている。データ線ｄは複数本
で構成され、入，出力バッファを介し、外部メモリ４２
に接続されている。
【０００３】次に動作について説明する。図５は図４に
示したワンチップマイコンのアドレスバス信号出力部の
動作を説明するためのタイミング図である。図５におい
て、１４はＣＰＵ４０から出力される内部クロック、１
５はイネーブル信号である。１６はアドレスバス１ａ，
１ｂ，・・・，１ｃのうち１本のアドレスバスの信号を
示し、アドレス信号が以前のバス状態に対して反転して
（Ｈ→Ｌ又はＬ→Ｈへ）出力されている場合を示してい
る。２０はアドレス信号１６を入力とする出力バッファ
２ａ〜２ｃのうち１つの出力信号を示すものである。出
力バッファ例えば出力バッファ２ａの出力信号２０が
“Ｈ”から“Ｌ”または“Ｌ”から“Ｈ”に反転すると
きに、出力バッファ２ａ〜２ｃに貫通電流２１が流れ
る。また、外部メモリ４２を読み込み時、出力バッファ
２ａ〜２ｃの出力信号２０にアドレス信号が確定してか
ら、時間ｔ２後にイネーブル信号１５がＬの間にデータ
線ｄ上にデータ信号２２が帰ってくる。
示したワンチップマイコンのアドレスバス信号出力部の
動作を説明するためのタイミング図である。図５におい
て、１４はＣＰＵ４０から出力される内部クロック、１
５はイネーブル信号である。１６はアドレスバス１ａ，
１ｂ，・・・，１ｃのうち１本のアドレスバスの信号を
示し、アドレス信号が以前のバス状態に対して反転して
（Ｈ→Ｌ又はＬ→Ｈへ）出力されている場合を示してい
る。２０はアドレス信号１６を入力とする出力バッファ
２ａ〜２ｃのうち１つの出力信号を示すものである。出
力バッファ例えば出力バッファ２ａの出力信号２０が
“Ｈ”から“Ｌ”または“Ｌ”から“Ｈ”に反転すると
きに、出力バッファ２ａ〜２ｃに貫通電流２１が流れ
る。また、外部メモリ４２を読み込み時、出力バッファ
２ａ〜２ｃの出力信号２０にアドレス信号が確定してか
ら、時間ｔ２後にイネーブル信号１５がＬの間にデータ
線ｄ上にデータ信号２２が帰ってくる。
【０００４】
【発明が解決しようとする課題】従来のワンチップマイ
コンのアドレスバス信号出力部は以上のように構成され
ているので、外部メモリ４２と接続する場合、外部負荷
容量が大きくなり、それをドライブするためにトランジ
スタサイズの大きい出力バッファが必要になる。多数の
アドレスバス信号線反転時に多数の出力バッファが同時
に短時間ｔａの間に反転するので、出力バッファに流れ
る貫通電流は大きく、特に同時に反転するアドレスバス
の本数が多いほど出力バッファに流れる貫通電流の合計
は大きくなる。そのため電源ラインに過電流が流れ、そ
れに起因する電源の揺らぎが原因で、ワンチップマイコ
ンが誤動作するという問題点があった。
コンのアドレスバス信号出力部は以上のように構成され
ているので、外部メモリ４２と接続する場合、外部負荷
容量が大きくなり、それをドライブするためにトランジ
スタサイズの大きい出力バッファが必要になる。多数の
アドレスバス信号線反転時に多数の出力バッファが同時
に短時間ｔａの間に反転するので、出力バッファに流れ
る貫通電流は大きく、特に同時に反転するアドレスバス
の本数が多いほど出力バッファに流れる貫通電流の合計
は大きくなる。そのため電源ラインに過電流が流れ、そ
れに起因する電源の揺らぎが原因で、ワンチップマイコ
ンが誤動作するという問題点があった。
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、アドレスバス信号線の多くが同
時に反転した場合でも、電源の揺らぎが起きず、誤動作
しないマイクロコンピュータを得ることを目的とする。
ためになされたもので、アドレスバス信号線の多くが同
時に反転した場合でも、電源の揺らぎが起きず、誤動作
しないマイクロコンピュータを得ることを目的とする。
【０００６】
【課題を解決するための手段】この発明においては各バ
ス上の信号変化を検出する検出回路６からの出力によ
り、信号変化が生じたバスの本数を検出して、この本数
が設定値Ｎを越えたときにインピーダンス可変バッファ
部Ｂａ，Ｂｂ，・・・，Ｂｃのインピーダンスを高くす
る。
ス上の信号変化を検出する検出回路６からの出力によ
り、信号変化が生じたバスの本数を検出して、この本数
が設定値Ｎを越えたときにインピーダンス可変バッファ
部Ｂａ，Ｂｂ，・・・，Ｂｃのインピーダンスを高くす
る。
【０００７】
【作用】検出回路６の検出信号は、デコーダ１０に入力
され、デコーダ１０は信号が変化するバス１ａ，１ｂ，
１ｃの数が予め定めた数より大きい場合は、上記インピ
ーダンス可変バッファ部のインピーダンスを高くする。
これによりバッファ部Ｂａ，Ｂｂ，・・・，Ｂｃの出力
側の信号は、バス１ａ，１ｂ，・・・，１ｃ上の信号変
化に較べて遅れて変化する。
され、デコーダ１０は信号が変化するバス１ａ，１ｂ，
１ｃの数が予め定めた数より大きい場合は、上記インピ
ーダンス可変バッファ部のインピーダンスを高くする。
これによりバッファ部Ｂａ，Ｂｂ，・・・，Ｂｃの出力
側の信号は、バス１ａ，１ｂ，・・・，１ｃ上の信号変
化に較べて遅れて変化する。
【０００８】
【実施例】以下、この発明の一実施例を説明する。図１
はこの発明の実施例のワンチップマイコンのアドレスバ
スと信号出力部のブロック図を示す。図において、１
ａ，１ｂ，・・・，１ｃはアドレスバスで、ワンチップ
マイコンのアドレスのビット数に相当する数だけある。
アドレスバス１ａ，１ｂ，・・・，１ｃはそれぞれ出力
バッファ３ａ，３ｂ，・・・，３ｃを介して出力端子５
ａ，５ｂ，・・・，５ｃに接続される。出力バッファ３
ａ，３ｂ，・・・，３ｃにそれぞれ並列に別の出力バッ
ファ４ａ，４ｂ，・・・，４ｃが接続される。並列接続
された出力バッファ３ａと４ａ，３ｂと４ｂ，・・・，
３ｃと４ｃの合成インピーダンスは従来の１個の出力バ
ッファ（第３図の２ａ，２ｂ，２ｃ）のインピーダンス
と等価である。出力バッファ４ａ，４ｂ，・・・，４ｃ
は例えばスリーステートバッファで構成され、制御ゲー
トＧ１，Ｇ２，・・・，Ｇ３が設けられている。又これ
ら出力バッファ３ａ，４ａ等のインピーダンスはＺであ
り、並列に接続された出力バッファ３ａ，４ａ等の合成
インピーダンスは１／Ｚｍ＝１／Ｚ＋１／Ｚ Ｚｍ＝Ｚ
／２となり、並列接続時は半分となる。上記並列接続の
バッファ３ａ〜３ｃ及びバッファ４ａ〜４ｃでインピー
ダンス可変バッファ部Ｂａ〜Ｂｃが構成される。又４０
は中央処理装置のＣＰＵ、４１は内部ＲＡＭ、４２は記
憶装置の外部ＲＡＭであり、ＣＰＵ４０にはデータ線
ｄ，クロック線ＣＬＫ，イネーブル線ＥＮが設けられて
いる。データ線ｄは複数本で構成され、入，出力バッフ
ァを介し、外部メモリ４２に接続されている。
はこの発明の実施例のワンチップマイコンのアドレスバ
スと信号出力部のブロック図を示す。図において、１
ａ，１ｂ，・・・，１ｃはアドレスバスで、ワンチップ
マイコンのアドレスのビット数に相当する数だけある。
アドレスバス１ａ，１ｂ，・・・，１ｃはそれぞれ出力
バッファ３ａ，３ｂ，・・・，３ｃを介して出力端子５
ａ，５ｂ，・・・，５ｃに接続される。出力バッファ３
ａ，３ｂ，・・・，３ｃにそれぞれ並列に別の出力バッ
ファ４ａ，４ｂ，・・・，４ｃが接続される。並列接続
された出力バッファ３ａと４ａ，３ｂと４ｂ，・・・，
３ｃと４ｃの合成インピーダンスは従来の１個の出力バ
ッファ（第３図の２ａ，２ｂ，２ｃ）のインピーダンス
と等価である。出力バッファ４ａ，４ｂ，・・・，４ｃ
は例えばスリーステートバッファで構成され、制御ゲー
トＧ１，Ｇ２，・・・，Ｇ３が設けられている。又これ
ら出力バッファ３ａ，４ａ等のインピーダンスはＺであ
り、並列に接続された出力バッファ３ａ，４ａ等の合成
インピーダンスは１／Ｚｍ＝１／Ｚ＋１／Ｚ Ｚｍ＝Ｚ
／２となり、並列接続時は半分となる。上記並列接続の
バッファ３ａ〜３ｃ及びバッファ４ａ〜４ｃでインピー
ダンス可変バッファ部Ｂａ〜Ｂｃが構成される。又４０
は中央処理装置のＣＰＵ、４１は内部ＲＡＭ、４２は記
憶装置の外部ＲＡＭであり、ＣＰＵ４０にはデータ線
ｄ，クロック線ＣＬＫ，イネーブル線ＥＮが設けられて
いる。データ線ｄは複数本で構成され、入，出力バッフ
ァを介し、外部メモリ４２に接続されている。
【０００９】また、アドレスバス１ａ，１ｂ，・・・，
１ｃはアドレス信号の反転を検知するバス反転検出回路
６にも接続している。バス反転検出回路６に入力された
アドレスバス１ａ，１ｂ，・・・，１ｃの出力信号はそ
れぞれ２本に分岐し、一方は比較器８ａ，８ｂ，・・
・，８ｃの一方の入力端に直接接続され、他方はラッチ
７ａ，７ｂ，・・・，７ｃを介して比較器８ａ，８ｂ，
・・・，８ｃの他方の入力端に入力される。ラッチ７
ａ，７ｂ，・・・，７ｃはそれぞれに入力している内部
クロック９に同期して動作する。ラッチ７ａ，７ｂ，・
・・，７ｃはアドレスバス１ａ等の出力信号が反転する
とき後述する所定時間ｔ１遅延させて、反転信号を出力
する。バス反転検出回路６の出力、すなわち比較器８
ａ，８ｂ，・・・，８ｃの出力信号はデコーダ１０に接
続される。デコーダ１０は入力信号の内、「Ｌ」入力の
数が予め定めた上限数Ｎを越えると「Ｌ」を出力し、上
限数Ｎ以下のときは「Ｈ」を出力する。即ちアドレスバ
ス１ａ，１ｂ，・・・，１ｃのうちＮ本以下が同時に出
力を変化しても「Ｈ」を出力しているが、Ｎ本以上が同
時に変化すると警報「Ｌ」を出力し、外部に異常対策を
要求する。この上限数Ｎはアドレスバス１ａ〜１ｃが同
時変化してもマイコンが誤動作しないアドレスバス１ａ
〜１ｃの最大数で、予め回路上にハードで決定される。
デコーダ１０の出力信号は２本に分岐し、一方はレディ
要求信号１１として用いられ、他方は一方の出力バッフ
ァ４ａ，４ｂ，・・・，４ｃのゲートＧ１〜Ｇ３に制御
用に与えられる。デコーダ１０の出力信号が“Ｌ”のと
きだけレディ要求信号１１は有効になり、また出力バッ
ファ４ａ，４ｂ，・・・，４ｃがＯＦＦ（開）になる。
レディ要求信号１１はワンチップマイコンが外部メモリ
４２とのアクセス時間を伸ばすためＣＰＵ４０のレディ
入力に接続される。
１ｃはアドレス信号の反転を検知するバス反転検出回路
６にも接続している。バス反転検出回路６に入力された
アドレスバス１ａ，１ｂ，・・・，１ｃの出力信号はそ
れぞれ２本に分岐し、一方は比較器８ａ，８ｂ，・・
・，８ｃの一方の入力端に直接接続され、他方はラッチ
７ａ，７ｂ，・・・，７ｃを介して比較器８ａ，８ｂ，
・・・，８ｃの他方の入力端に入力される。ラッチ７
ａ，７ｂ，・・・，７ｃはそれぞれに入力している内部
クロック９に同期して動作する。ラッチ７ａ，７ｂ，・
・・，７ｃはアドレスバス１ａ等の出力信号が反転する
とき後述する所定時間ｔ１遅延させて、反転信号を出力
する。バス反転検出回路６の出力、すなわち比較器８
ａ，８ｂ，・・・，８ｃの出力信号はデコーダ１０に接
続される。デコーダ１０は入力信号の内、「Ｌ」入力の
数が予め定めた上限数Ｎを越えると「Ｌ」を出力し、上
限数Ｎ以下のときは「Ｈ」を出力する。即ちアドレスバ
ス１ａ，１ｂ，・・・，１ｃのうちＮ本以下が同時に出
力を変化しても「Ｈ」を出力しているが、Ｎ本以上が同
時に変化すると警報「Ｌ」を出力し、外部に異常対策を
要求する。この上限数Ｎはアドレスバス１ａ〜１ｃが同
時変化してもマイコンが誤動作しないアドレスバス１ａ
〜１ｃの最大数で、予め回路上にハードで決定される。
デコーダ１０の出力信号は２本に分岐し、一方はレディ
要求信号１１として用いられ、他方は一方の出力バッフ
ァ４ａ，４ｂ，・・・，４ｃのゲートＧ１〜Ｇ３に制御
用に与えられる。デコーダ１０の出力信号が“Ｌ”のと
きだけレディ要求信号１１は有効になり、また出力バッ
ファ４ａ，４ｂ，・・・，４ｃがＯＦＦ（開）になる。
レディ要求信号１１はワンチップマイコンが外部メモリ
４２とのアクセス時間を伸ばすためＣＰＵ４０のレディ
入力に接続される。
【００１０】次の動作について説明する。図２は図１に
示したアドレスバス信号出力部の動作を説明するための
タイミング図である。図２において、９はワンチップマ
イコンのクロック線ＣＬＫ上の内部クロック、１５はイ
ネーブル信号である。１６は複数のアドレスバス１ａ，
１ｂ，・・・，１ｃのうち１本のアドレスバスの信号を
示し、アドレス信号が以前のバス状態に対して反転して
（Ｈ→Ｌ又はＬ→Ｈへ）出力されている場合を示してい
る。各比較器８ａ〜８ｃは各アドレスバス１ａ〜１ｃの
信号１６と、アドレスバスの信号１６の変化をラッチ７
ａ〜７ｃで遅延させたアドレスバス信号ラッチ後信号１
７との一致検出を行い、比較器８ａ〜８ｃの出力１８
は、アドレスバス１ａ〜１ｃのデータが反転してからｔ
１の間「Ｌ」を出力する。アドレスバス１ａの信号が反
転すると、比較器８ａの一方の入力では即ちに反転信号
が入るが、他方の入力ではラッチ７ａにより所定時間ｔ
１だけ遅延して反転するので、そのｔ１の間は、２入力
１６，１７か不一致のため、比較器８ａは「Ｌ」１８を
出力する。
示したアドレスバス信号出力部の動作を説明するための
タイミング図である。図２において、９はワンチップマ
イコンのクロック線ＣＬＫ上の内部クロック、１５はイ
ネーブル信号である。１６は複数のアドレスバス１ａ，
１ｂ，・・・，１ｃのうち１本のアドレスバスの信号を
示し、アドレス信号が以前のバス状態に対して反転して
（Ｈ→Ｌ又はＬ→Ｈへ）出力されている場合を示してい
る。各比較器８ａ〜８ｃは各アドレスバス１ａ〜１ｃの
信号１６と、アドレスバスの信号１６の変化をラッチ７
ａ〜７ｃで遅延させたアドレスバス信号ラッチ後信号１
７との一致検出を行い、比較器８ａ〜８ｃの出力１８
は、アドレスバス１ａ〜１ｃのデータが反転してからｔ
１の間「Ｌ」を出力する。アドレスバス１ａの信号が反
転すると、比較器８ａの一方の入力では即ちに反転信号
が入るが、他方の入力ではラッチ７ａにより所定時間ｔ
１だけ遅延して反転するので、そのｔ１の間は、２入力
１６，１７か不一致のため、比較器８ａは「Ｌ」１８を
出力する。
【００１１】ここでＮ本のアドレスバス１ａ，１ｂ，・
・・，１ｃが反転信号を出力すると、Ｎ個のラッチ７
ａ，７ｂ，・・・，７ｃが遅延を生じ、そのためＮ個の
比較器８ａ，８ｂ，・・・，８ｃは「Ｌ」を出力する。
同時に変化するアドレスバス１ａ，１ｂ，・・・，１ｃ
の数が上限数Ｎを越えたとき、デコーダ１０の出力１９
は「Ｌ」をｔ１時間出力する。出力バッファ４ａ，４
ｂ，・・・，４ｃのゲートＧ１，Ｇ２，・・・，Ｇ３に
は「Ｌ」が入力され、デコーダ１０の出力１９が「Ｌ」
の区間ｔｂは無効になり、一方の出力バッファは３ａ，
３ｂ，・・・，３ｃだけになる。なお、ｔｂとｔ１とは
ほぼ等しく設定される。即ち出力バッファ４ａ，４ｂ，
・・・，４ｃがＯＦＦとなり、回路のインピーダンスが
もとの２倍になる。そのときの貫通電流２１はインピー
ダンスに逆比例するので、減少することになる。これに
より出力バッファ３ａ〜３ｃのドライブ能力が下がり、
出力バッファ３ａ〜３ｃの出力２０はデータが反転する
までの時間ｔｂが長くなる。従って全体として出力バッ
ファ３ａ〜３ｃの貫通電流２１は減少し、電源ラインの
揺らぎが減少し、ワンチップマイコンの誤動作を防止で
きる。出力バッファは３ａ，３ｂ，・・・，３ｃの出力
信号２０の反転するまでの時間が長くなったことによ
り、外部メモリ４２に対してアドレスが確定する時間が
遅れ、外部メモリ４２から帰ってくるデータバスｄ上の
信号２２が遅れるが、レディ要求信号が「Ｌ」状態であ
るのでＣＰＵ４０にワンウェイトがかかり、イネーブル
１５の破線が実線の方にｔ１分だけ移動、すなわちイネ
ーブル１５の「Ｌ」期間が伸びるため、データ読み込み
時間は短くならず、データは読み込まれる。
・・，１ｃが反転信号を出力すると、Ｎ個のラッチ７
ａ，７ｂ，・・・，７ｃが遅延を生じ、そのためＮ個の
比較器８ａ，８ｂ，・・・，８ｃは「Ｌ」を出力する。
同時に変化するアドレスバス１ａ，１ｂ，・・・，１ｃ
の数が上限数Ｎを越えたとき、デコーダ１０の出力１９
は「Ｌ」をｔ１時間出力する。出力バッファ４ａ，４
ｂ，・・・，４ｃのゲートＧ１，Ｇ２，・・・，Ｇ３に
は「Ｌ」が入力され、デコーダ１０の出力１９が「Ｌ」
の区間ｔｂは無効になり、一方の出力バッファは３ａ，
３ｂ，・・・，３ｃだけになる。なお、ｔｂとｔ１とは
ほぼ等しく設定される。即ち出力バッファ４ａ，４ｂ，
・・・，４ｃがＯＦＦとなり、回路のインピーダンスが
もとの２倍になる。そのときの貫通電流２１はインピー
ダンスに逆比例するので、減少することになる。これに
より出力バッファ３ａ〜３ｃのドライブ能力が下がり、
出力バッファ３ａ〜３ｃの出力２０はデータが反転する
までの時間ｔｂが長くなる。従って全体として出力バッ
ファ３ａ〜３ｃの貫通電流２１は減少し、電源ラインの
揺らぎが減少し、ワンチップマイコンの誤動作を防止で
きる。出力バッファは３ａ，３ｂ，・・・，３ｃの出力
信号２０の反転するまでの時間が長くなったことによ
り、外部メモリ４２に対してアドレスが確定する時間が
遅れ、外部メモリ４２から帰ってくるデータバスｄ上の
信号２２が遅れるが、レディ要求信号が「Ｌ」状態であ
るのでＣＰＵ４０にワンウェイトがかかり、イネーブル
１５の破線が実線の方にｔ１分だけ移動、すなわちイネ
ーブル１５の「Ｌ」期間が伸びるため、データ読み込み
時間は短くならず、データは読み込まれる。
【００１２】次に図３に他の実施例を示す。第１実施例
とはデコーダ１０をプログラマブルデコーダ２３に変更
した点のみ異なり、他の構成及び動作も略同一である。
プログラマブルデコーダ２３にはアドレス１２とデータ
１３が入力可能となっており、制御用の入力信号１８の
内「Ｌ」の入力数が設定数Ｎ以上になると「Ｌ」を出力
する。このとき設定数Ｎはアドレス１２とデータ１３に
よりＮ１，Ｎ２，ＮＮと自由に設定できる。従って電源
に余裕のある装置にこの発明のマイコンを実装する場合
は設定数Ｎを多くし、逆の場合は少なくして、適宜設定
する。
とはデコーダ１０をプログラマブルデコーダ２３に変更
した点のみ異なり、他の構成及び動作も略同一である。
プログラマブルデコーダ２３にはアドレス１２とデータ
１３が入力可能となっており、制御用の入力信号１８の
内「Ｌ」の入力数が設定数Ｎ以上になると「Ｌ」を出力
する。このとき設定数Ｎはアドレス１２とデータ１３に
よりＮ１，Ｎ２，ＮＮと自由に設定できる。従って電源
に余裕のある装置にこの発明のマイコンを実装する場合
は設定数Ｎを多くし、逆の場合は少なくして、適宜設定
する。
【００１３】なお、両実施例とも上限数Ｎ以下が反転す
る場合は出力バッファ３ａ，４ａ等は並列回路となり、
アドレスバスの反転信号１ｂはほぼ遅延なしで出力端子
５ａ〜５ｃに伝えられる。また、両実施例ともアドレ
ス，データ用にそれぞれ独立したバスを持つ構成につい
て述べたが、アドレス，データを１組のバスで共有する
構成でもよい。
る場合は出力バッファ３ａ，４ａ等は並列回路となり、
アドレスバスの反転信号１ｂはほぼ遅延なしで出力端子
５ａ〜５ｃに伝えられる。また、両実施例ともアドレ
ス，データ用にそれぞれ独立したバスを持つ構成につい
て述べたが、アドレス，データを１組のバスで共有する
構成でもよい。
【００１４】
【発明の効果】以上説明してきたように、この発明にお
いては、複数のバッファをそのインピーダンスが変更可
能インピーダンス可変バッファ部で構成し、各バス上の
信号変化を検出する検出回路と、この検出回路からの出
力にもとづいて信号変化が生じたバスの本数を検出し
て、この値が設定値を越えたときに各バッファ部のイン
ピーダンスを高くするデコーダとを設けたので、アドレ
スバス信号線が多数同時変化したときは、上記バッファ
部のインピーダンスを高くし、レディ信号を有効にして
外部メモリとのアクセス時間を伸ばすことができ、バッ
ファ部の出力側の信号変化を遅らせるので、電源ライン
の揺らぎが起こらず、したがって誤動作しないマイクロ
コンピュータを得ることができる。
いては、複数のバッファをそのインピーダンスが変更可
能インピーダンス可変バッファ部で構成し、各バス上の
信号変化を検出する検出回路と、この検出回路からの出
力にもとづいて信号変化が生じたバスの本数を検出し
て、この値が設定値を越えたときに各バッファ部のイン
ピーダンスを高くするデコーダとを設けたので、アドレ
スバス信号線が多数同時変化したときは、上記バッファ
部のインピーダンスを高くし、レディ信号を有効にして
外部メモリとのアクセス時間を伸ばすことができ、バッ
ファ部の出力側の信号変化を遅らせるので、電源ライン
の揺らぎが起こらず、したがって誤動作しないマイクロ
コンピュータを得ることができる。
【図１】本発明のマイクロコンピュータの一実施例の構
成を示すブロック図である。
成を示すブロック図である。
【図２】本発明の動作を説明するタイミングチャートで
ある。
ある。
【図３】本発明の他の実施例を示す図である。
【図４】従来のマイクロコンピュータの構成図である。
【図５】従来の動作を説明するタイミングチャートであ
る。
る。
【符号の説明】 Ｂａ，Ｂｂ，Ｂｃ インピーダンス可変バッファ部 １ａ，１ｂ，１ｃ アドレスバス ３ａ，３ｂ，３ｃ，４ａ，４ｂ，４ｃ 出力バッファ ６ 検出回路 ８ａ，８ｂ，８ｃ 比較器 ９，１４ 内部クロック １０，２３ デコーダ ４０ ＣＰＵ ４１ 内部メモリ ４２ 外部メモリ
Claims (3)
- 【請求項１】 中央処理装置と、この中央処理装置から
データ信号が供給される複数のバスと、前記中央処理装
置から前記複数のバスを介してアクセスされる記憶装置
と、この記憶装置と前記複数のバスとを接続する複数の
バッファとを備えたマイクロコンピュータにおいて、前
記複数のバッファをそのインピーダンスが変更可能イン
ピーダンス可変バッファ部で構成し、前記複数のバス上
の信号変化を検出する検出回路と、この検出回路からの
出力にもとづいて信号変化が生じたバスの本数を検出し
て、この本数が設定値Ｎを越えたときに前記複数のイン
ピーダンス可変バッファ部のインピーダンスを高くする
デコーダとを設けたことを特徴とするマイクロコンピュ
ータ。 - 【請求項２】 デコーダを設定値Ｎを可変することので
きるプログラマブルデコーダより構成したことを特徴と
する請求項１のマイクロコンピュータ。 - 【請求項３】 インピーダンス可変バッファ部を、２個
のバッファを並列接続して構成し、かつ一方のバッファ
の機能を上記デコーダの出力で有効，無効とするように
構成したことを特徴とする請求項１のマイクロコンピュ
ータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3048875A JP2719052B2 (ja) | 1991-02-21 | 1991-02-21 | マイクロコンピュータ |
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