JPH0695961A - プロセッサ集積回路およびそれを用いたデータ処理システム - Google Patents
プロセッサ集積回路およびそれを用いたデータ処理システムInfo
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- JPH0695961A JPH0695961A JP4242949A JP24294992A JPH0695961A JP H0695961 A JPH0695961 A JP H0695961A JP 4242949 A JP4242949 A JP 4242949A JP 24294992 A JP24294992 A JP 24294992A JP H0695961 A JPH0695961 A JP H0695961A
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- bus
- processor
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0893—Caches characterised by their organisation or structure
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
- G06F13/4072—Drivers or receivers
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】プロセッサＬＳＩ １０１にアドレス、データ
バスとも直接接続されたキャッシュＲＡＭ １０２のブ
ロック交換を行うための外部回路量を最小化する。 【構成】１０１のデータバス１１０のバスドライブのみ
を抑止する外部信号１１４を設ける。１０１のアクセス
がライトミスしたとき信号１１４を用いてプロセッサＬ
ＳＩ １０１のデータハセス１１０へのバスドライブを
抑止し、その間に１０１のアドレス１０９を利用して主
記憶１０４とキャッシュ １０２の間でデータを転送す
る。バスドライブの抑止の解除後にプロセッサ１０１の
キャッシュ １０２へのライトが行われる。 【効果】１０１のアドレス、データが使用でき、外部回
路量を最小にして１０２のブロック交換が達成される。
バスとも直接接続されたキャッシュＲＡＭ １０２のブ
ロック交換を行うための外部回路量を最小化する。 【構成】１０１のデータバス１１０のバスドライブのみ
を抑止する外部信号１１４を設ける。１０１のアクセス
がライトミスしたとき信号１１４を用いてプロセッサＬ
ＳＩ １０１のデータハセス１１０へのバスドライブを
抑止し、その間に１０１のアドレス１０９を利用して主
記憶１０４とキャッシュ １０２の間でデータを転送す
る。バスドライブの抑止の解除後にプロセッサ１０１の
キャッシュ １０２へのライトが行われる。 【効果】１０１のアドレス、データが使用でき、外部回
路量を最小にして１０２のブロック交換が達成される。
Description
【０００１】
【産業上の利用分野】本発明は、プロセッサ集積回路お
よびそれを用いたデータ処理システムに関する。
よびそれを用いたデータ処理システムに関する。
【０００２】
【従来の技術】従来のマイクロプロセッサの外部端子や
バスサイクルの仕様は、例えば、インテル社のi486マイ
クロプロセッサマニュアル("i486 TM Microprocessor",
IntelCorp., 1989.)のpp.100-125に記載されている。
上記文献ではＬＳＩの外部ピン（外部端子）として、３
０本のアドレスピンと、３２本のデータピンと、その他
の制御用ピンとが存在している。そしてこのＬＳＩのピ
ンの出力バッファをドライブ（または活性化）すること
により、データを外部に伝達することが可能である。ま
たある時には出力バッファをドライブしないことにより
（このことを非活性化するともいう）、外部へのデータ
の伝達を抑止することも可能である。以下、本発明はア
ドレス、データピンのドライブに関係するものであり、
議論をその部分に集中する。
バスサイクルの仕様は、例えば、インテル社のi486マイ
クロプロセッサマニュアル("i486 TM Microprocessor",
IntelCorp., 1989.)のpp.100-125に記載されている。
上記文献ではＬＳＩの外部ピン（外部端子）として、３
０本のアドレスピンと、３２本のデータピンと、その他
の制御用ピンとが存在している。そしてこのＬＳＩのピ
ンの出力バッファをドライブ（または活性化）すること
により、データを外部に伝達することが可能である。ま
たある時には出力バッファをドライブしないことにより
（このことを非活性化するともいう）、外部へのデータ
の伝達を抑止することも可能である。以下、本発明はア
ドレス、データピンのドライブに関係するものであり、
議論をその部分に集中する。
【０００３】上記文献のＬＳＩがデータの書き込み時、
またデータの読み出し時にアドレスピン、データピンを
ドライブするか否かについて、可能な動作を調査し一覧
表を作成したものが表１である。なお、書き込み時、読
み出し時とはバスサイクル期間の間のみが考えられてい
る。
またデータの読み出し時にアドレスピン、データピンを
ドライブするか否かについて、可能な動作を調査し一覧
表を作成したものが表１である。なお、書き込み時、読
み出し時とはバスサイクル期間の間のみが考えられてい
る。
【０００４】
【表１】
【０００５】データの書き込み時には動作はケース１か
らケース３のいずれになる。ケース１はＬＳＩがアドレ
スとデータをドライブしており、データの書き込むため
の一般的動作である。ケース２は上記文献の116頁乃至1
17頁の7.2.8 INVALIDATE CYCLESに記載されており、該
プロセッサＬＳＩの内部キャッシュの無効化の目的で、
ＡＨＯＬＤピンをＨ（高電位）にするとプロセッサＬＳ
Ｉのアドレスピンのドライブが中止されると記載されて
いる。ケース３は上記文献の119頁乃至120頁の7.2.9 BU
S HOLDに記載されており、目的は明確には記載されてい
ないが、ＨＯＬＤピンを電位ＨにするとプロセッサＬＳ
Ｉのアドレスピンとデータピンのドライブが中止される
と記載されている。データの読み出し時には動作はケー
ス４またはケース５のいずれになる。なお、データの読
み出し時にはデータは外部からプロセッサＬＳＩにとり
こまれるので、プロセッサＬＳＩがデータピンをドライ
ブすることはない。ケース４はプロセッサＬＳＩがアド
レスをドライブしており、データの読み出すための一般
的動作である。上記文献の７．２．８に記載されるよう
に、ＡＨＯＬＤピンを電位ＨにするとプロセッサＬＳＩ
のアドレスピンのドライブが中止され、さらにリードサ
イクル中はデータは外部からプロセッサＬＳＩにとりこ
まれ、プロセッサＬＳＩがデータピンをドライブするこ
とはないるので元来データピンのドライブは中止されて
いる。ゆえにそのときの動作はケース５のようになる。
また上記文献の７．２．９に記載されるように、ＨＯＬ
Ｄピンを電位ＨにするとプロセッサＬＳＩのアドレス、
データピンのドライブが中止されるので、そのときの動
作はやはりケース５のようになる。
らケース３のいずれになる。ケース１はＬＳＩがアドレ
スとデータをドライブしており、データの書き込むため
の一般的動作である。ケース２は上記文献の116頁乃至1
17頁の7.2.8 INVALIDATE CYCLESに記載されており、該
プロセッサＬＳＩの内部キャッシュの無効化の目的で、
ＡＨＯＬＤピンをＨ（高電位）にするとプロセッサＬＳ
Ｉのアドレスピンのドライブが中止されると記載されて
いる。ケース３は上記文献の119頁乃至120頁の7.2.9 BU
S HOLDに記載されており、目的は明確には記載されてい
ないが、ＨＯＬＤピンを電位ＨにするとプロセッサＬＳ
Ｉのアドレスピンとデータピンのドライブが中止される
と記載されている。データの読み出し時には動作はケー
ス４またはケース５のいずれになる。なお、データの読
み出し時にはデータは外部からプロセッサＬＳＩにとり
こまれるので、プロセッサＬＳＩがデータピンをドライ
ブすることはない。ケース４はプロセッサＬＳＩがアド
レスをドライブしており、データの読み出すための一般
的動作である。上記文献の７．２．８に記載されるよう
に、ＡＨＯＬＤピンを電位ＨにするとプロセッサＬＳＩ
のアドレスピンのドライブが中止され、さらにリードサ
イクル中はデータは外部からプロセッサＬＳＩにとりこ
まれ、プロセッサＬＳＩがデータピンをドライブするこ
とはないるので元来データピンのドライブは中止されて
いる。ゆえにそのときの動作はケース５のようになる。
また上記文献の７．２．９に記載されるように、ＨＯＬ
Ｄピンを電位ＨにするとプロセッサＬＳＩのアドレス、
データピンのドライブが中止されるので、そのときの動
作はやはりケース５のようになる。
【０００６】
【発明が解決しようとする課題】従来のプロセッサＬＳ
Ｉを用いてデータ処理システムを構成すると１つの問題
が発生する。それは書き込みのバスサイクルの期間中に
プロセッサＬＳＩのデータピンと同一ノードからなるデ
ータバスを経由してデータを転送するときに発生する。
以下例を挙げて説明する。図３はプロセッサＬＳＩ３０
１、キャッシュＲＡＭ３０２、主記憶３０３からなるデ
ータ処理システムの概略図を示す。図３においてシステ
ムのアドレスバス３０４、データバス３０５はそれぞれ
プロセッサＬＳＩ３０１のアドレスピン、データピンに
直接に接続されている。キャッシュＲＡＭ３０２がミス
したときには、プロセッサＬＳＩ３０１が要求した主記
憶３０３のデータをキャッシュＲＡＭ３０２に登録する
動作（以下キャッシュ登録動作とよぶ）がおこなわれる
べきである。
Ｉを用いてデータ処理システムを構成すると１つの問題
が発生する。それは書き込みのバスサイクルの期間中に
プロセッサＬＳＩのデータピンと同一ノードからなるデ
ータバスを経由してデータを転送するときに発生する。
以下例を挙げて説明する。図３はプロセッサＬＳＩ３０
１、キャッシュＲＡＭ３０２、主記憶３０３からなるデ
ータ処理システムの概略図を示す。図３においてシステ
ムのアドレスバス３０４、データバス３０５はそれぞれ
プロセッサＬＳＩ３０１のアドレスピン、データピンに
直接に接続されている。キャッシュＲＡＭ３０２がミス
したときには、プロセッサＬＳＩ３０１が要求した主記
憶３０３のデータをキャッシュＲＡＭ３０２に登録する
動作（以下キャッシュ登録動作とよぶ）がおこなわれる
べきである。
【０００７】プロセッサＬＳＩ３０１に従来例として挙
げたプロセッサＬＳＩを使用したと仮定する。もしこの
キャッシュ登録動作をプロセッサＬＳＩ３０１の書き込
みバスサイクルの期間中にプロセッサＬＳＩ３０１の書
き込みアドレスを使用して行おうとしても、データ書き
込みの通常動作時（表１のケース１）ではプロセッサＬ
ＳＩ３０１がデータバス３０５をドライブしているため
にデータバス３０５はその他の目的、つまり主記憶３０
３からキャッシュＲＡＭ３０２へのデータ転送の目的で
使用することができない。またプロセッサＬＳＩ３０１
の内部キャッシュの無効化に際してアドレスピンのドラ
イブが中止されるケース２の動作でも、プロセッサがデ
ータバスをドライブしているためデータバスを主記憶３
０３からキャッシュＲＡＭ３０２へのデータ転送の目的
で使用することができないという問題は同様である。ま
た、ケース３の動作ではプロセッサＬＳＩ３０１がデー
タバス３０５をドライブしていないが、そのときはプロ
セッサＬＳＩ３０１はアドレスバス３０４をドライブし
ていないので、キャッシュＲＡＭ３０２、主記憶３０３
にアドレスが供給されないという問題が生じる。これら
の問題を解決するためにはプロセッサＬＳＩ３０１のア
ドレスを記憶し、そのアドレスをキャッシュＲＡＭ３０
２、主記憶３０３に供給する外部回路を設ければ良い
が、そのためには余分なハードウェアを追加する必要が
ありシステムのハードウエアコストが上昇するという欠
点がある。また主記憶３０３からキャッシュＲＡＭ３０
２へデータを転送する転送パスをデータバス３０５とは
別個に設ければ、ケース１の動作でも目的は達せられる
が、その場合新しいデータバスと、複数のデータバスの
セレクト（選択）手段を余分に必要とし、先と同様にシ
ステムのハードウエアコストが上昇するという欠点があ
る。
げたプロセッサＬＳＩを使用したと仮定する。もしこの
キャッシュ登録動作をプロセッサＬＳＩ３０１の書き込
みバスサイクルの期間中にプロセッサＬＳＩ３０１の書
き込みアドレスを使用して行おうとしても、データ書き
込みの通常動作時（表１のケース１）ではプロセッサＬ
ＳＩ３０１がデータバス３０５をドライブしているため
にデータバス３０５はその他の目的、つまり主記憶３０
３からキャッシュＲＡＭ３０２へのデータ転送の目的で
使用することができない。またプロセッサＬＳＩ３０１
の内部キャッシュの無効化に際してアドレスピンのドラ
イブが中止されるケース２の動作でも、プロセッサがデ
ータバスをドライブしているためデータバスを主記憶３
０３からキャッシュＲＡＭ３０２へのデータ転送の目的
で使用することができないという問題は同様である。ま
た、ケース３の動作ではプロセッサＬＳＩ３０１がデー
タバス３０５をドライブしていないが、そのときはプロ
セッサＬＳＩ３０１はアドレスバス３０４をドライブし
ていないので、キャッシュＲＡＭ３０２、主記憶３０３
にアドレスが供給されないという問題が生じる。これら
の問題を解決するためにはプロセッサＬＳＩ３０１のア
ドレスを記憶し、そのアドレスをキャッシュＲＡＭ３０
２、主記憶３０３に供給する外部回路を設ければ良い
が、そのためには余分なハードウェアを追加する必要が
ありシステムのハードウエアコストが上昇するという欠
点がある。また主記憶３０３からキャッシュＲＡＭ３０
２へデータを転送する転送パスをデータバス３０５とは
別個に設ければ、ケース１の動作でも目的は達せられる
が、その場合新しいデータバスと、複数のデータバスの
セレクト（選択）手段を余分に必要とし、先と同様にシ
ステムのハードウエアコストが上昇するという欠点があ
る。
【０００８】従って、本発明の目的は、図３のような接
続関係を有する装置でプロセッサＬＳＩの書き込みバス
サイクルの期間中に、プロセッサＬＳＩが発生するアド
レスを使用するようなデータ転送を行う装置を提供する
ことである。本発明の他の目的は、従来のプロセッサＬ
ＳＩを用いて上記動作を実施する場合に外部回路に必要
になる、アドレスの保持・供給を行う手段、ないしは、
余分に必要になるデータバス、ないしは複数のデータバ
スのセレクト手段、を余分に設けた場合に生じるコスト
上昇が起こらない、ハードウエアシステムを提供するこ
とにある。
続関係を有する装置でプロセッサＬＳＩの書き込みバス
サイクルの期間中に、プロセッサＬＳＩが発生するアド
レスを使用するようなデータ転送を行う装置を提供する
ことである。本発明の他の目的は、従来のプロセッサＬ
ＳＩを用いて上記動作を実施する場合に外部回路に必要
になる、アドレスの保持・供給を行う手段、ないしは、
余分に必要になるデータバス、ないしは複数のデータバ
スのセレクト手段、を余分に設けた場合に生じるコスト
上昇が起こらない、ハードウエアシステムを提供するこ
とにある。
【０００９】
【課題を解決するための手段】以上の目的を達成するた
めに本発明の代表的な実施形態によるプロセッサＬＳＩ
は、アドレスバスと接続される端子、データバスと接続
される端子、該アドレスバスを非活性化しないが該デー
タバスを非活性化する信号が印加される端子との３種類
の外部端子として具備することを特徴とするものであ
る。また、本発明の代表的な実施形態によるデータ処理
システムは、上記プロセッサＬＳＩと、上記プロセッサ
ＬＳＩのアドレスバス端子およびデータバス端子に接続
され、上記プロセッサＬＳＩによってアクセスされるキ
ャッシュメモリおよびメインメモリとを具備することを
特徴とするものである。プロセッサＬＳＩのアドレスバ
スを非活性化しないがデータバスを非活性化する信号を
以下、データ専用非活性信号とよぶ。
めに本発明の代表的な実施形態によるプロセッサＬＳＩ
は、アドレスバスと接続される端子、データバスと接続
される端子、該アドレスバスを非活性化しないが該デー
タバスを非活性化する信号が印加される端子との３種類
の外部端子として具備することを特徴とするものであ
る。また、本発明の代表的な実施形態によるデータ処理
システムは、上記プロセッサＬＳＩと、上記プロセッサ
ＬＳＩのアドレスバス端子およびデータバス端子に接続
され、上記プロセッサＬＳＩによってアクセスされるキ
ャッシュメモリおよびメインメモリとを具備することを
特徴とするものである。プロセッサＬＳＩのアドレスバ
スを非活性化しないがデータバスを非活性化する信号を
以下、データ専用非活性信号とよぶ。
【００１０】
【作用】プロセッサＬＳＩの書き込みバスサイクルがキ
ャッシュにミスしたときデータ専用非活性信号を論理値
１にすることにより、プロセッサＬＳＩの書き込みバス
サイクル期間中でありながら、プロセッサＬＳＩがデー
タバスをドライブされていない状態にできる。従って、
その次にメインメモリからキャッシュメモリへデータを
転送することができる。また実施例で後述されるよう
に、キャッシュメモリからメインメモリへデータを転送
することもできる。その後にデータ専用非活性信号を論
理値０にすることにより、データバスはプロセッサＬＳ
Ｉによってドライブされるようになり、プロセッサＬＳ
Ｉのライトデータがデータバスに現れるので、本来の書
き込み動作が可能になる。
ャッシュにミスしたときデータ専用非活性信号を論理値
１にすることにより、プロセッサＬＳＩの書き込みバス
サイクル期間中でありながら、プロセッサＬＳＩがデー
タバスをドライブされていない状態にできる。従って、
その次にメインメモリからキャッシュメモリへデータを
転送することができる。また実施例で後述されるよう
に、キャッシュメモリからメインメモリへデータを転送
することもできる。その後にデータ専用非活性信号を論
理値０にすることにより、データバスはプロセッサＬＳ
Ｉによってドライブされるようになり、プロセッサＬＳ
Ｉのライトデータがデータバスに現れるので、本来の書
き込み動作が可能になる。
【００１１】
【実施例】システム構成 図１は本発明の実施例によるデータ処理システムであ
り、１０１は本発明の特徴であるプロセッサＬＳＩであ
り、１０２はキャッシュメモリとしてのキャッシュＲＡ
Ｍであり、１０３は外部回路コントローラであり、１０
４は主記憶（メインメモリ）である。プロセッサＬＳＩ
１０１は２９ビットのアドレスバス１０９と、６４ビッ
トのデータバス１１０とそれぞれ接続されるアドレス端
子とデータ端子とを有する。バス１０９、１１０はその
ままプリント基板上のアドレスバス、データバスとして
用いられている。
り、１０１は本発明の特徴であるプロセッサＬＳＩであ
り、１０２はキャッシュメモリとしてのキャッシュＲＡ
Ｍであり、１０３は外部回路コントローラであり、１０
４は主記憶（メインメモリ）である。プロセッサＬＳＩ
１０１は２９ビットのアドレスバス１０９と、６４ビッ
トのデータバス１１０とそれぞれ接続されるアドレス端
子とデータ端子とを有する。バス１０９、１１０はその
ままプリント基板上のアドレスバス、データバスとして
用いられている。
【００１２】プロセッサＬＳＩ１０１の内部構成 １０７ａ、ｂ、ｃはハイインピーダンス機能付き出力バ
ッファであり、制御回路１１１の制御信号ＡＥＮ（１０
５）が論理値１のときにプロセッサＬＳＩ１０１の内部
のアドレスＡＯ３１−３をアドレスバス１０９に出力す
る。１０７ｄ、ｅ、ｆはハイインピーダンス機能付き出
力バッファであり、制御回路１１２の制御信号ＤＥＮ
（１０６）が論理値１のときにプロセッサＬＳＩ１０１
の内部のデータＤＯ６３−０をデータバス１１０に出力
する。１０８ａ、ｂ、ｃは入力バッファであり、プロセ
ッサＬＳＩ１０１の外部のデータをプロセッサＬＳＩ１
０１の内部へ入力する時に使用する。１１３、１１４は
Ａ−ＨｉＺ、Ｄ−ＨｉＺなる外部制御入力信号である。
Ａ−ＨｉＺ（１１３）は信号ＡＥＮ（１０５）を作成す
る制御回路１１１に入力している。制御回路１１１はＡ
−ＨｉＺ＝１を検出して信号ＤＥＮ（１０５）を論理値
０にし、結果としてアドレスバス１０９へのドライブを
抑止する機能をもつ。同様にＤ−ＨｉＺ（１１４）は信
号ＤＥＮ（１０６）を作成する制御回路１１２に入力し
ている。制御回路１１２はＤ−ＨｉＺ＝１を検出して信
号ＤＥＮ（１０６）を論理値０にし、結果としてデータ
バス１１０へのドライブを抑止する機能をもつ。信号Ｒ
ＥＡＤＹ（１２０）はコントローラ１０３からプロセッ
サＬＳＩ１０１へと伝達される制御信号であり、バスサ
イクルの終了を通知する。具体的にはプロセッサＬＳＩ
１０１のバスサイクル期間中、ＲＥＡＤＹ＝論理値１が
バスサイクルの終了を意味する約束となっており、コン
トローラ１０３はＲＥＡＤＹ＝０にすることによって、
任意の時間のバスサイクルの延長を実現できる。信号Ｒ
／Ｗ（１２１）はプロセッサＬＳＩ１０１からコントロ
ーラ１０３へと伝達される制御信号であり、現在のプロ
セッサＬＳＩ１０１のバスサイクルがリードかライトか
を識別するものである。具体的にはＲ／Ｗ＝論理値１が
ライトを意味すると約束されている。信号ＲＥＡＤＹ
（１２０），Ｒ／Ｗ（１２１）はプロセッサＬＳＩ１０
１の内部の制御回路１１９に接続されている。
ッファであり、制御回路１１１の制御信号ＡＥＮ（１０
５）が論理値１のときにプロセッサＬＳＩ１０１の内部
のアドレスＡＯ３１−３をアドレスバス１０９に出力す
る。１０７ｄ、ｅ、ｆはハイインピーダンス機能付き出
力バッファであり、制御回路１１２の制御信号ＤＥＮ
（１０６）が論理値１のときにプロセッサＬＳＩ１０１
の内部のデータＤＯ６３−０をデータバス１１０に出力
する。１０８ａ、ｂ、ｃは入力バッファであり、プロセ
ッサＬＳＩ１０１の外部のデータをプロセッサＬＳＩ１
０１の内部へ入力する時に使用する。１１３、１１４は
Ａ−ＨｉＺ、Ｄ−ＨｉＺなる外部制御入力信号である。
Ａ−ＨｉＺ（１１３）は信号ＡＥＮ（１０５）を作成す
る制御回路１１１に入力している。制御回路１１１はＡ
−ＨｉＺ＝１を検出して信号ＤＥＮ（１０５）を論理値
０にし、結果としてアドレスバス１０９へのドライブを
抑止する機能をもつ。同様にＤ−ＨｉＺ（１１４）は信
号ＤＥＮ（１０６）を作成する制御回路１１２に入力し
ている。制御回路１１２はＤ−ＨｉＺ＝１を検出して信
号ＤＥＮ（１０６）を論理値０にし、結果としてデータ
バス１１０へのドライブを抑止する機能をもつ。信号Ｒ
ＥＡＤＹ（１２０）はコントローラ１０３からプロセッ
サＬＳＩ１０１へと伝達される制御信号であり、バスサ
イクルの終了を通知する。具体的にはプロセッサＬＳＩ
１０１のバスサイクル期間中、ＲＥＡＤＹ＝論理値１が
バスサイクルの終了を意味する約束となっており、コン
トローラ１０３はＲＥＡＤＹ＝０にすることによって、
任意の時間のバスサイクルの延長を実現できる。信号Ｒ
／Ｗ（１２１）はプロセッサＬＳＩ１０１からコントロ
ーラ１０３へと伝達される制御信号であり、現在のプロ
セッサＬＳＩ１０１のバスサイクルがリードかライトか
を識別するものである。具体的にはＲ／Ｗ＝論理値１が
ライトを意味すると約束されている。信号ＲＥＡＤＹ
（１２０），Ｒ／Ｗ（１２１）はプロセッサＬＳＩ１０
１の内部の制御回路１１９に接続されている。
【００１３】キャッシュ、コントローラ、主記憶の構成 キャッシュＲＡＭ１０２の１ブロックの大きさは３２バ
イトである。またキャッシュＲＡＭ１０２はコピーバッ
ク法で動作する。キャッシュＲＡＭ１０２のアドレスピ
ンには、プロセッサアドレスバスＡ１５−５とブロック
内アドレスＡＲＰ４−３（１１５）のアドレス信号がア
ドレスとして入力される。またキャッシュＲＡＭ１０２
のデータピンは、プロセッサデータバスＤ６３−０に接
続されている。また、ブロック内アドレスＡＲＰ４−３
（１１３）はコントローラ１０３から出力される。また
キャッシュＲＡＭ１０２のタグ部データはタグデータバ
スＴＧ３１−１６（１１６）を経由してコントローラ１
０３に接続されている。また主記憶１０４はコントロー
ラ１０３と専用のアドレスバスＭＡ３１−２（１１
７）、専用のデータバスＭＤ３１−０（１１８）によっ
て接続されている。
イトである。またキャッシュＲＡＭ１０２はコピーバッ
ク法で動作する。キャッシュＲＡＭ１０２のアドレスピ
ンには、プロセッサアドレスバスＡ１５−５とブロック
内アドレスＡＲＰ４−３（１１５）のアドレス信号がア
ドレスとして入力される。またキャッシュＲＡＭ１０２
のデータピンは、プロセッサデータバスＤ６３−０に接
続されている。また、ブロック内アドレスＡＲＰ４−３
（１１３）はコントローラ１０３から出力される。また
キャッシュＲＡＭ１０２のタグ部データはタグデータバ
スＴＧ３１−１６（１１６）を経由してコントローラ１
０３に接続されている。また主記憶１０４はコントロー
ラ１０３と専用のアドレスバスＭＡ３１−２（１１
７）、専用のデータバスＭＤ３１−０（１１８）によっ
て接続されている。
【００１４】プロセッサＬＳＩのバス動作 本発明の実施例によるプロセッサＬＳＩのバス動作を表
２に掲げる。
２に掲げる。
【００１５】
【表２】
【００１６】この表２に示すように、Ａ−ＨｉＺ（１１
３）とＤ−ＨｉＺ（１１４）の組合せによってケース１
１からケース１４が実現できている。データ読み出し時
（ケース１５、１６）についてはその動作の組み合わせ
は従来技術の例（表１）と同一なので詳細な説明は省略
する。
３）とＤ−ＨｉＺ（１１４）の組合せによってケース１
１からケース１４が実現できている。データ読み出し時
（ケース１５、１６）についてはその動作の組み合わせ
は従来技術の例（表１）と同一なので詳細な説明は省略
する。
【００１７】ライトサイクルの制御フロー プロセッサＬＳＩ１０１のライトサイクルが発生したと
きにコントローラ１０３が行う制御フローを図２に示
す。バスサイクルがライトサイクルであることはＲ／Ｗ
（１２１）＝１によって判定できる。なお、本フローチ
ャートの範囲内ではＡ−ＨｉＺ（１１３）は常に論理値
０である。ステップ２０１はフローチャートの開始点で
あり、ライトサイクルの発生時刻に対応している。尚、
このステップ２０１の初期状態では、コントローラ１０
３はプロセッサＬＳＩのＡ−ＨｉＺピン（１１３）を論
理値０に、またＤ−ＨｉＺピン（１１４）を論理値０に
設定している。またＲＥＡＤＹピン（１２１）を論理値
０に設定している。プロセッサＬＳＩ１０１からライト
バスサイクルでは書き込みのためのアドレスとデータと
がアドレスバス１０９とデータバス１１０とに出力され
るが、まずステップ２０２でプロセッサＬＳＩ１０１か
ら供給されているアドレスのうちのＡ１５−５の検索ア
ドレスに従ってキャッシュＲＡＭ１０２の検索が行われ
る。具体的には、Ａ１５−５の検索アドレスに従ってキ
ャッシュＲＡＭ１０２から読み出されたタグデータＴＧ
３１−１６のアドレスとプロセッサＬＳＩ１０１から供
給されているアドレスのうちのＡ３１−１６のタグアド
レスとがコントローラ１０３で比較され、周知のように
上記の両アドレスが一致すればヒットとなり、不一致と
なればミスとなる。ステップ２０３でヒットかミスかに
よって処理の分岐が発生する。ヒットとはステップ２０
２で述べた比較結果が一致することである。ヒットのと
き直接ステップ２０７に至り、ミスのときステップ２０
４に至る。ステップ２０４で、ミスの判定結果に応答し
て、コントローラ１０３はプロセッサＬＳＩのＤ−Ｈｉ
Ｚピン（１１４）を論理値０→１にする。ステップ２０
５で主記憶１０４からコントローラ１０３とデータバス
１１０とを経由してキャッシュＲＡＭ１０２に１ブロッ
ク分のデータが転送される。また、このデータ転送に先
立って、キャッシュＲＡＭ１０２内部の状態によっては
コピーバック動作が起こることもある。特定アドレスの
データがキャッシュＲＡＭ１０２のみで更新され、メイ
ンメモリ１０４ではこの特定アドレスのデータが更新さ
れていない場合に、コピーバック動作によって、キャッ
シュＲＡＭ１０２からコントローラ１０３を経由して主
記憶１０４に特定アドレスの更新データを含む１ブロッ
ク分のデータが転送される動作である。両者いずれの転
送もデータバス上で数えて４回のデータ転送を要する
が、アドレスのカウントアップ動作に従ってコントロー
ラ１０３はブロック内アドレスＡＲＰ４−３（１１５）
に順次、カウントアップされたアドレスを出力する。ま
たプロセッサＬＳＩ１０１のアドレスのうちＡ１５−５
がキャッシュＲＡＭへの書き込みアドレスとして使用さ
れている。ステップ２０６でコントローラ１０３はプロ
セッサＬＳＩのＤ−ＨｉＺピン（１１４）を論理値１→
０にする。ステップ２０７でプロセッサＬＳＩ１０１は
データをデータバス１１０にドライブを出力している。
そのデータをキャッシュＲＡＭ１０２に書きこむ。ステ
ップ２０８でコントローラ１０３はプロセッサＬＳＩの
ＲＥＡＤＹピン（１２０）を論理値０→１にする。この
処理はプロセッサにバスサイクルの終了を通知し、プロ
セッサ１０１はバスサイクルを終了する。また、このこ
とはキャッシュヒット時はステップ２０１−２０３の期
間、キャッシュミス時はステップ２０１−２０６の期
間、プロセッサのライトサイクルの完了が保留されてい
ることを意味する。ステップ２０９はフローチャートの
終了点であり、ライトサイクルの終了時刻に対応してい
る。キャッシュＲＡＭ１０２の内部ではアドレスとデー
タバスに関する順序制御（ラッチ制御、またクロックに
同期した遅延制御、またアドレスカウントアップ）がほ
とんど必要されないので、一般のＤＲＡＭやＳＲＡＭの
ＬＳＩのみでブロック１０２を構成することができる。
きにコントローラ１０３が行う制御フローを図２に示
す。バスサイクルがライトサイクルであることはＲ／Ｗ
（１２１）＝１によって判定できる。なお、本フローチ
ャートの範囲内ではＡ−ＨｉＺ（１１３）は常に論理値
０である。ステップ２０１はフローチャートの開始点で
あり、ライトサイクルの発生時刻に対応している。尚、
このステップ２０１の初期状態では、コントローラ１０
３はプロセッサＬＳＩのＡ−ＨｉＺピン（１１３）を論
理値０に、またＤ−ＨｉＺピン（１１４）を論理値０に
設定している。またＲＥＡＤＹピン（１２１）を論理値
０に設定している。プロセッサＬＳＩ１０１からライト
バスサイクルでは書き込みのためのアドレスとデータと
がアドレスバス１０９とデータバス１１０とに出力され
るが、まずステップ２０２でプロセッサＬＳＩ１０１か
ら供給されているアドレスのうちのＡ１５−５の検索ア
ドレスに従ってキャッシュＲＡＭ１０２の検索が行われ
る。具体的には、Ａ１５−５の検索アドレスに従ってキ
ャッシュＲＡＭ１０２から読み出されたタグデータＴＧ
３１−１６のアドレスとプロセッサＬＳＩ１０１から供
給されているアドレスのうちのＡ３１−１６のタグアド
レスとがコントローラ１０３で比較され、周知のように
上記の両アドレスが一致すればヒットとなり、不一致と
なればミスとなる。ステップ２０３でヒットかミスかに
よって処理の分岐が発生する。ヒットとはステップ２０
２で述べた比較結果が一致することである。ヒットのと
き直接ステップ２０７に至り、ミスのときステップ２０
４に至る。ステップ２０４で、ミスの判定結果に応答し
て、コントローラ１０３はプロセッサＬＳＩのＤ−Ｈｉ
Ｚピン（１１４）を論理値０→１にする。ステップ２０
５で主記憶１０４からコントローラ１０３とデータバス
１１０とを経由してキャッシュＲＡＭ１０２に１ブロッ
ク分のデータが転送される。また、このデータ転送に先
立って、キャッシュＲＡＭ１０２内部の状態によっては
コピーバック動作が起こることもある。特定アドレスの
データがキャッシュＲＡＭ１０２のみで更新され、メイ
ンメモリ１０４ではこの特定アドレスのデータが更新さ
れていない場合に、コピーバック動作によって、キャッ
シュＲＡＭ１０２からコントローラ１０３を経由して主
記憶１０４に特定アドレスの更新データを含む１ブロッ
ク分のデータが転送される動作である。両者いずれの転
送もデータバス上で数えて４回のデータ転送を要する
が、アドレスのカウントアップ動作に従ってコントロー
ラ１０３はブロック内アドレスＡＲＰ４−３（１１５）
に順次、カウントアップされたアドレスを出力する。ま
たプロセッサＬＳＩ１０１のアドレスのうちＡ１５−５
がキャッシュＲＡＭへの書き込みアドレスとして使用さ
れている。ステップ２０６でコントローラ１０３はプロ
セッサＬＳＩのＤ−ＨｉＺピン（１１４）を論理値１→
０にする。ステップ２０７でプロセッサＬＳＩ１０１は
データをデータバス１１０にドライブを出力している。
そのデータをキャッシュＲＡＭ１０２に書きこむ。ステ
ップ２０８でコントローラ１０３はプロセッサＬＳＩの
ＲＥＡＤＹピン（１２０）を論理値０→１にする。この
処理はプロセッサにバスサイクルの終了を通知し、プロ
セッサ１０１はバスサイクルを終了する。また、このこ
とはキャッシュヒット時はステップ２０１−２０３の期
間、キャッシュミス時はステップ２０１−２０６の期
間、プロセッサのライトサイクルの完了が保留されてい
ることを意味する。ステップ２０９はフローチャートの
終了点であり、ライトサイクルの終了時刻に対応してい
る。キャッシュＲＡＭ１０２の内部ではアドレスとデー
タバスに関する順序制御（ラッチ制御、またクロックに
同期した遅延制御、またアドレスカウントアップ）がほ
とんど必要されないので、一般のＤＲＡＭやＳＲＡＭの
ＬＳＩのみでブロック１０２を構成することができる。
【００１８】
【発明の効果】本発明により、プロセッサＬＳＩの書き
込みバスサイクルの期間中に、プロセッサＬＳＩが発生
するアドレスを使用し、同時にプロセッサＬＳＩのデー
タバスを接続された装置間でデータを転送する動作を行
うことできる。その動作は、データ専用非活性信号を論
理値１にすることにより、プロセッサＬＳＩの書き込み
バスサイクル期間中でありながら、データバスをドライ
ブされていない状態にできることに由来する。同時に、
上記動作の実施のために必要なハードウェア量はきわめ
て少なくてすむ。具体的には、プロセッサＬＳＩアドレ
スの保持および供給手段、新しいデータバスと、複数の
データバスのセレクト手段を余分に設ける必要がない。
そのため、ハードウエアシステムのコストを低減しコス
トパフォーマンス比の良好なデータ処理システムをユー
ザに提供するができる。
込みバスサイクルの期間中に、プロセッサＬＳＩが発生
するアドレスを使用し、同時にプロセッサＬＳＩのデー
タバスを接続された装置間でデータを転送する動作を行
うことできる。その動作は、データ専用非活性信号を論
理値１にすることにより、プロセッサＬＳＩの書き込み
バスサイクル期間中でありながら、データバスをドライ
ブされていない状態にできることに由来する。同時に、
上記動作の実施のために必要なハードウェア量はきわめ
て少なくてすむ。具体的には、プロセッサＬＳＩアドレ
スの保持および供給手段、新しいデータバスと、複数の
データバスのセレクト手段を余分に設ける必要がない。
そのため、ハードウエアシステムのコストを低減しコス
トパフォーマンス比の良好なデータ処理システムをユー
ザに提供するができる。
【図１】本発明の実施例によるデータ処理システムの構
成図である。
成図である。
【図２】本発明の実施例によるプロセッサＬＳＩ１０１
の書き込みサイクルが発生したとき、外部回路コントロ
ーラ１０３が行う制御のフローチャートである。
の書き込みサイクルが発生したとき、外部回路コントロ
ーラ１０３が行う制御のフローチャートである。
【図３】キャッシュＲＡＭがプロセッサＬＳＩのアドレ
ス／データバスに直接接続された接続関係を持つデータ
処理システムの概略図である。
ス／データバスに直接接続された接続関係を持つデータ
処理システムの概略図である。
１０１…プロセッサＬＳＩ、１０２…キャッシュＲＡ
Ｍ、１０３…外部回路コントローラ、１０４…主記憶、
１０５…アドレスバスドライブ制御信号、１０６…デー
タバスドライブ制御信号、１０７ａ、ｂ、ｃ、ｄ、ｅ、
ｆ…出力バッファ、１０８ａ、ｂ、ｃ…入力バッファ、
１０９…アドレスバス、１１０…データバス、１１１…
信号１０５の作成回路、１１２…信号１０６の作成回
路、１１３…アドレスバスドライブ制御端子、１１４…
データバスドライブ制御端子、１１５…キャッシュＲＡ
Ｍ１０２のブロック内アドレス信号、１１６…キャッシ
ュＲＡＭ１０２のタグ部データ端子、１１７…主記憶１
０４のアドレス信号、１１８…主記憶１０４のデータ信
号、１１９…制御論理、１２０…バスサイクル終了通知
信号、１２１…リードライト識別信号、ステップ２０１
…フローチャート内の処理の始まり、ステップ２０２、
ステップ２０３、ステップ２０４、ステップ２０５、ス
テップ２０６、ステップ２０７、ステップ２０８…フロ
ーチャート内の処理、ステップ２０９…フローチャート
内の処理の終わり、３０１…プロセッサＬＳＩ、３０２
…キャッシュＲＡＭ、３０３…主記憶、３０４…アドレ
スバス、３０５…データバス。
Ｍ、１０３…外部回路コントローラ、１０４…主記憶、
１０５…アドレスバスドライブ制御信号、１０６…デー
タバスドライブ制御信号、１０７ａ、ｂ、ｃ、ｄ、ｅ、
ｆ…出力バッファ、１０８ａ、ｂ、ｃ…入力バッファ、
１０９…アドレスバス、１１０…データバス、１１１…
信号１０５の作成回路、１１２…信号１０６の作成回
路、１１３…アドレスバスドライブ制御端子、１１４…
データバスドライブ制御端子、１１５…キャッシュＲＡ
Ｍ１０２のブロック内アドレス信号、１１６…キャッシ
ュＲＡＭ１０２のタグ部データ端子、１１７…主記憶１
０４のアドレス信号、１１８…主記憶１０４のデータ信
号、１１９…制御論理、１２０…バスサイクル終了通知
信号、１２１…リードライト識別信号、ステップ２０１
…フローチャート内の処理の始まり、ステップ２０２、
ステップ２０３、ステップ２０４、ステップ２０５、ス
テップ２０６、ステップ２０７、ステップ２０８…フロ
ーチャート内の処理、ステップ２０９…フローチャート
内の処理の終わり、３０１…プロセッサＬＳＩ、３０２
…キャッシュＲＡＭ、３０３…主記憶、３０４…アドレ
スバス、３０５…データバス。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 武田 博 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体設計開発センタ内
Claims (2)
- 【請求項１】外部アドレス端子と外部データ端子を具備
するプロセッサ集積回路であって、 データの書き込みのための外部バス期間中に上記外部ア
ドレス端子の出力バッファを非活性化せず上記外部デー
タ端子の出力バッファを非活性化する外部制御信号を受
ける外部制御端子をさらに具備したことを特徴とするプ
ロセッサ集積回路。 - 【請求項２】請求項１に記載したプロセッサ集積回路
と、該プロセッサ集積回路によってアクセスされるキャ
ッシュメモリと、該プロセッサ集積回路によってアクセ
スされる主記憶をと含むデータ処理システムであって、 上記キャッシュメモリのブロック交換の期間中に、請求
項１の外部制御端子を制御して、そ上記プロセッサ集積
回路の外部データ端子への出力を非活性化することを特
徴とするデータ処理システム。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4242949A JPH0695961A (ja) | 1992-09-11 | 1992-09-11 | プロセッサ集積回路およびそれを用いたデータ処理システム |
| KR1019930016668A KR940007685A (ko) | 1992-09-11 | 1993-08-26 | 집적 회로 데이타 프로세서 및 그것을 사용한 데이타 처리 장치 |
| US08/117,681 US5557760A (en) | 1992-09-11 | 1993-09-08 | Integrated circuit data processor including a control pin for deactivating the driving of a data bus without deactivating that of an address bus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4242949A JPH0695961A (ja) | 1992-09-11 | 1992-09-11 | プロセッサ集積回路およびそれを用いたデータ処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0695961A true JPH0695961A (ja) | 1994-04-08 |
Family
ID=17096625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4242949A Pending JPH0695961A (ja) | 1992-09-11 | 1992-09-11 | プロセッサ集積回路およびそれを用いたデータ処理システム |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5557760A (ja) |
| JP (1) | JPH0695961A (ja) |
| KR (1) | KR940007685A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6216218B1 (en) | 1997-11-03 | 2001-04-10 | Donald L. Sollars | Processor having a datapath and control logic constituted with basis execution blocks |
| US5923894A (en) | 1997-11-03 | 1999-07-13 | Teragen Corporation | Adaptable input/output pin control |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4539652A (en) * | 1982-07-16 | 1985-09-03 | At&T Bell Laboratories | Networks for data communication |
| JPH0738187B2 (ja) * | 1984-03-23 | 1995-04-26 | 株式会社日立製作所 | Ｌｓｉに構成されたマイクロコンピュータ |
| JPH079978B2 (ja) * | 1987-02-24 | 1995-02-01 | 富士通株式会社 | マスタスライス型半導体集積回路 |
| JP2719052B2 (ja) * | 1991-02-21 | 1998-02-25 | 三菱電機株式会社 | マイクロコンピュータ |
| US5375209A (en) * | 1992-03-27 | 1994-12-20 | Cyrix Corporation | Microprocessor for selectively configuring pinout by activating tri-state device to disable internal clock from external pin |
-
1992
- 1992-09-11 JP JP4242949A patent/JPH0695961A/ja active Pending
-
1993
- 1993-08-26 KR KR1019930016668A patent/KR940007685A/ko not_active Application Discontinuation
- 1993-09-08 US US08/117,681 patent/US5557760A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR940007685A (ko) | 1994-04-27 |
| US5557760A (en) | 1996-09-17 |
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