KR860000597A - 직렬버스로써 동작하는 슬레이브형 인터페이스 회로 - Google Patents

직렬버스로써 동작하는 슬레이브형 인터페이스 회로 Download PDF

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Abstract

내용 없음

Description

직렬버스로써 동작하는 슬레이브형 인터페이스회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 회로의 전체도. 제2도는 제1도의 메모리에 대한 실시예로서, 제어스위치를 가진 기능접속도. 제3도는 제1도의 버스논리, 레지스터 및 어드레스 식별회로의 한 실시예에 대한 도면.
*도면의 주요분에 대한 부호의 설명
Ⅰ1내지 Ⅰ9:제어스위치 10,11,12: 배타적 NOR게이트 28,60:인버터 33,44,63,65,66,67,69,71,90:반적 AND 게이트 16,70,101 내지 109:AND 게이트.

Claims (16)

  1. 데이타신호 라인 (SDA)및 클럭신호라인(SCL)을 가진 직렬버스에 부착하기 위한 슬레이브형 인터페이스 회로에 있어서, 상기 회로를 식별하기 위한 프리세트된 어드레스비트(A0,A1,A2)를 수신하는 복수의 어드레싱 입력(S0,S1,S2)과, 상기 데이타 신호라인에 접속될 수 있는 데이타입력(L1)과, 상기 클럭신호라인에 접속될 수 있는 클럽입력(L2)과, 상기 클럭신호라인에 의한 동기하에서 최소한 한 시퀀스를 갖는 비트 사이클로 조직된 데이타시퀀스 및 어드레스 시퀀스를 수신하기 위하여 상기 데이타입력과 클럽입력에 접속된 시프트레지스터(R0‥‥R7)와, 상기 시프트레지스터의 병렬출력에 의해 공급되는 메모리(M)와, 유저회로(COM)를 제어하기 위한 해독된 2진 제어신호를 발생하기 위하여 상기 메모리의 병렬 출력에 의해 공급되는 제1 디코거(CDEC)를 구비하는데, 상기 시프트레지스터가 앤드 오브 시퀀스 인가신호(ACN)를 상기 클럭신호(SCL)에 의해 클럭된 제1 제어 플립플롭(DC1)의 데이타 입력으로 향하게 하기 위한 하류단 출력(QR8)을 가지며, 그것의 출력(Q)는 반전된 출력(P)가 입력 D에 역결합되는 제2 제어 또는 포인터 플립플롭(PNT)을 동기시키는데, 제1 플립플롭(DC1)의 출력 (Q)와 포인터 플립플롭의 출력(P)에서 논리레벨“1”의 존재로 미리 정해진 초기 상태에 대응하는 시프트 레지스터의 초기설정이 가능케되며, 아울러 상기 회로가 상기 프리세트된 어드레스 비트와 어드레스 시퀀스의 선정된 어드레스비트를 비교하여 그에 따라 식별논리신호(DVA)를 생성하기 위한 논리 비교기(10,11,12)와, 기억된 식별신호(ADC)의 형태로 상기 식별 신호를 기억하기 위한 기억회로(66,67)와, 제1제어 플립플롭(DC1)의 출력과 포인터 플립플롭(DNT)의 출력이 모두 논리 “1”상태일때 시프트 레지스터로부터 데이타의 메모리 (M)으로의 로딩을 가능케하며, 또한 상기 기억된 식별신호(ADC)뿐만 아니라 앤드 오브 시퀀스 인가신호(ACN)가 있을때, 상기 어드레스 시퀀스를 따르는 데이타 시퀀스의 종료를 신호하는 AND게이트(33)를 구비한 것을 특징으로하는 직렬버스로써 동작하는 슬레이브형 인터페이스 회로.
  2. 제1항에 있어서, 제1 플립플롭(DC1)의 출력이 “1”상태이고 포인터플립플롭(PNT)의 출력이 “0”상태일때 제3 플립플롭(R7)을 상태 “1”를 세트하고 스프트 레지스터의 다른 플립플롭(R1‥‥R8)은 상태“0”로 리세트함으로써 시프트 레지스터(REG)를 초기 설정하는 수단을 구비한 것을 특징으로하는 인터페이스회로.
  3. 제1항 또는 2항에 있어서, 논리 “오프”신호(OFF)가 인터페이스회로에 제공될 경우에 제어될 유저회로를 향하여 제1 디코더(CDEC)의 출력에서 얻을수 있는 논리신호의 전송을 검지하기 위한 일련의 논리게이트(101‥‥109)를 구비한 것을 특징으로하는 인터페이스회로.
  4. 제3항에 있어서, “오프”신호(OFF)를 선택적으로 인에이블하기 위하여; 한 입력에서는 “오프”신호(OFF)를 수신하고 다른 입력에서는 시프트 레지스터(R)의 제1플립플롭(R0)로부터 로드된 메모리(M)의 제1 플립플롭(M0)의 출력을 수신하는 인가게이트(90)를 구비한 것을 특징으로하는 인터페이스 회로.
  5. 전술한 항중 어느 한항에 있어서, 회로가 온으로 스위치될때 메모리 (M)및 시프트레지스터(REG)의 초기설정을 제어하는 펄스(PON)를 발생하는 펄스발생기(PG)를 결합한 것을 특징으로하는 인터페이스회로.
  6. 전술한 한 항중 어느한 항에 있어서, 인터페이스회로가 제1상태에 있을때 입력(D)에서 클럭신호 (SCL)를 수신하고 한편으로는 정보신호(SDA)에 의해, 다른 한편으로는 역경보신호(SDA)에 의해 클럭되는 제3(STR)및 제4(STP)제어 플립플롭을 구비하는데, 제3 플립플롭의 출력(Q)을 클럭(SCL)과 상기 사이클의 시작에 대응하는 정보신호(SDA)사이의 제1 형태의 일치에 의해 상태“1”로 세트되고, 제4 플립플롭(STP)은 클럭신호(SCL)와 사이클의 종료에 대응하는 정보신호(SDA) 사이의 제2 형태의 일치에 의해 상태“1”로 세트되며, 제3 플립플롭(STR)이 클럭신호(SCL)의 역 신호(SCL)에 의해 제로로 리세트 되고 제4플립플롭(STP)이 제3플립플롭(STR)의 출력에 의해 제로로 리세트되며, 제4플립플롭(STP)의출력Q가 논리 “1”상태에 있을때 시프트 레지스터(R)의 제1 플립플롭(R0)의 상태“1”로의 세팅과 시프트레지스터의 다른 플립플롭(R1‥‥R8)의 제로로의 리세팅을 제어하는 것을 특징으로하는 인터페이스 회로.
  7. 제6항에 있어서, 기억된 식별신호(ADC)가 논리상태 “0”인 한편 제1 플립플롭(DC1)의 출력이 “1”일때 제4 플립플롭(STP)의 출력이 논리상태 “1”로 세트되는 것을 특징으로하는 인터페이스회로.
  8. 제6항 또는 7항에 있어서, 제4플립플롭(STP)의 출력이 “1”일때 시프트 레지스터(REG)가 초기 설정되는 것을 특징으로하는 인터페이스회로.
  9. 제8항에 있어서, 제3 플립플롭(STR)의 출력이 “1”일때 시프트 레지스터(REG)가 초기 설정되는 것을 특징으로하는 인터페이스회로.
  10. 상기 제6항 내지 9항중 어느한 항에 있어서, 회로를 온으로 스위칭할때 메모리(M) 및 시프트 레지스터(REG)의 초기 설정하기 위한 펄스(PON)를 발생함과 동시에 제4 플립플롭(STP)의 출력(Q)을 논리상태 “1”로 세팅하여 출력이 상태 21로 자체 유지되게 하기 위한 펄스발생기(PG)를 아울러 구비한 것을 특징으로하는 인터페이스회로.
  11. 제5항 내지 10항중 어느한 항에 있어서, 제1 플립플롭(DC1)및 제2 플립플롭(PNT)의 출력과 클럭신호(SCL)가 논리레벨“1”일때 제4플립플롭(STP)의 출력이 논리 “1”상태로 세트되는 것을 특징으로하는 인터페이스회로.
  12. 전술한항중 어느 한 항에 있어서, 클럭신호(SCL)에 의해 동기되고 입력에서 인가신호(ACN)과 기억된 식별신호(ADC)와의 녹리적을 수신하고 출력에서는 버스를 거쳐 이송하기 위한 인가신호(ACK)를 생성하는 인가 플립플롭(R9)을 결합한 것을 특징으로 하는 인터페이스 회로.
  13. 제12항에 있어서, 회로가 온으로 스위치될때 메모리(M)및 시프트레지스터(REE)의 초기설정을 제어하는 펄스(PON)를 발생하며 또한 인가 플립플롭(R9)을 제로로 리세트하는 펄스발생기(PG)를 결합한것을 특징으로하는 인터페이스회로.
  14. 제13항에 있어서, 상기 펄스가 제1제어 플립플롭(DC1)을 제로로 리세트하고 제4제어 플립플(STP)을 상태“1”로셋트하는 것을 특징으로하는 인터페스회로.
  15. 전술한 항중 어느 한항에 있어서, 식별신호(DVA)를 기억하기 위한 회로가 두개의 반전 AND게이트 (66,67)를 구비하는데, 그것중 하나의 출력은 다른 것의 입력중 하나에 역결합되면 또한 그 반대로도 결합되며, 두개의 반전 AND게이트(66)중 첫번째 것의 다른 입력은 포인터(PNT)의 출력이 논리상태“0”인 경우와 클럭신호가 논리상태 “1”인 경우만을 제외하고 식별신호(DVA)의 역신호(DVA)를 수신하며,두 반전 AND게이트(67)중 두번째 것의 다른 입력은 매사이클 동안 식별신호(DVA)의 기억(ADC)을 유지할 수 있도록 제3 플립플롭(STR)과 제4 플립플롭(STP)의 출력들(Q)의 역(P)의 논리적으로 수신하는 것을 특징으로하는 인터페이스회로.
  16. ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019850003970A 1984-06-08 1985-06-07 직렬 버스로써 동작하는 슬레이브형 인터페이스 회로 KR920009436B1 (ko)

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