JPS616752A - スレーブ型インターフエース回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の背景） 本発明は、直列バスにより供給されるデータ及びクロッ
ク信号を受信する論理入力端子と、前記バスから前記論
理入力端子に受信された信号を受信するレジスタと、該
レジスタにより受信されたデータをストアするメモリと
を具え、複数のユーザ回路又はチャンネルを制御するた
めのスレーブ型インターフェース回路に関するもである
。

この種の回路は１９８４年４月１１日に公告されたエヌ
・ヘー・フィリップス　フルーインラペンファブリケン
社の出願に係る欧州特許第５１３３２号により、２線直
列型バスシステムに使用されマスク又はスレーブとして
アドレスし得るステーシコンの形で既知である。

所定の用途、例えばテレビジョン装置においては、受信
機とテレビジョン装置コネクタとの間に一個以上のイン
ターフェース回路を一般に使用している。この用途の慣
例の回路はバスから制御することができない。

（発明の概要） 本発明の目的は、シリーズバスから制御することができ
且つメモリへの書込みがアドレスの確認後に行われるス
レーブ型インターフェースとしてのみ作用するインター
フェース回路を提供することある。

この目的のために、本発明はデータ信号ラインとクロッ
ク信号ラインを有する直列バスに接続するスレーブ型イ
ンターフェース回路において、当該回路を識別するプリ
セットアドレスビットを受信する複数個のアドレス指定
入力端子と、前記データ信号ラインに接続し得るデータ
入力端子と、 前記クロック信号ラインに接続し得るクロック入力端子
と、 前記データ入力端子及びクロック入力端子に接続され、
サイクルを構成するアドレスシーケンス及びデータシー
ケンスを前記クロック信号ラインによる同期制御の下で
受信するシフトレジスタと、前記シフトレジスタの出力
が並列に供給されるメモリと、 前記メモリの出力が並列に供給されユーザ回路を制御す
る復号２進制御信号を発生する第１デコーダとを具え、 前記シフトレジスタはその下流端に、シーケンス受入終
了信号を前記クロック信号でクロックされる第１の制御
フリップフロップのデータ入力端子に供給する出力端子
育するものとし、前記第１の制御フリップフロップの出
力により第２の制御（ポインタ）フリップフロップを同
期させ、該ポインタフリップフロップの反転出力端子は
その入力端子にレトロ結合し、前記第１フリップフロッ
プの出力が論理レベル“１”で前記ポインタフリップフ
ロップの出力が論理レベル“０″のときに、前記シフト
レジスタを所定の初期状態に戻す初期設定が行われるよ
う構成し、更に、 アドレスシーケンス中の予定のアドレスビットを前記プ
リセットアドレスビットと比較し、一致するときに識別
論理信号を発生ずる論理比較器と、前記識別信号を記憶
識別信号の形で記憶する記憶回路と、 前記第１制御フリップフロップとポインタフリップフロ
ップの出力がともに論理状態“１”であり且つ前記記憶
識別信号が存在すると共に前記アドレスシーケンスに続
くデータシーケンスの受入終了を信号するシーケンス受
入終了信号が存在するときに前記シフトレジスタからの
データを前記メモリにローディングさせるＡＮＤゲート
とを具えた構成にしたことを特徴とする。

（発明の実施態様） 本発明回路の一例においては、前記第１制御フリップフ
ロップの出力が状態“１”で前記ポインタフリップフロ
ップの出力が状態“０”のときに前記シフトレジスタ（
ＲＥＧ）の第１フリップフロップ（Ｒ０）を状態“１”
にセットすると共に他のフリップフロップ（Ｒ１−・Ｒ
１１）を状態“０”にリセットすることによって前記シ
フトレジスタをアドレスシーケンスとデータシーケンス
の間で初期設定する。

この回路は、前記第１デコーダの出力端子に得られる論
理信号を、いわゆるインターフェース回路“オフ”信号
の存在中、スイッチすべきチャンネルに転送するのを禁
止する一連の論理ゲートによって不動作にすることがで
きる。

この“オフ”信号は、一方の入力端子に前記オフ信号を
受信し、他方の入力端子に、前記シフトレジスタの第１
フリ・７プフロソプからロードされた前記メモリの第１
フリップフロップからの出力を受信する許可ゲートによ
り有効化することができる。

この回路は、回路がスイッチオンされたときに前記メモ
リ及びシフトレジスタの初期設定を制御するパルスを発
生するパルス発生器により初期設定することができる。

変形例においては、前記欧州特許に従ってバスがサイク
ルの開始情報と停止情報を情報信号とクロック信号の論
理関係により与えるようにする。

この場合には回路に第３および第４の制御フリップフロ
ップを設け、回路が第１状態にあるときにこれらフリッ
ププロップの入力端子にクロック信号を受信させると共
に、前者は情報信号により、後者は反転情報信号により
クロックして、第３フリップフロップは前記サイクルの
開始時に対応するクロック信号と情報信号との第１タイ
プの一致により状態“１”にセットされ、第４フリップ
フロップは前記サイクルの終了時に対応するクロック信
号と情報信号との第２タイプの一致により状態“１”に
セットされるようにすると共に第３フリップフロップは
クロック信号の反転信号によりゼロにリセットされ、第
４フリップフロップは第３フリップフロップの出力によ
りゼロにリセ・ノドされるようにし、第４フリップフロ
ップの出力により、これが論理状態“１”のとき、前記
シフトレジスタの第１フリップフロップの状態”１”の
セット及びこのシフトレジスタの他のフリップフロップ
のゼロへのりセフＹを発生ずるようにする。

第４フリップフロップはアドレスシーケンス後に識別信
号が記憶されなかった場合に論理“１”状態に切換えら
れるようにするのが有利である。

これを達成するために、第４フリップフロップを前記記
憶識別信号が論理状態“０”で前記第１フリツプフロ、
プの出力力げ１”のときに論理状態゛１”にセットされ
、シフトレジスタの初期設定を発生する出力端子を有す
るよう設計する。

第４７リツプフロソプは前記パルス発生器により発生さ
れるパルスにより又は第１及び第２フリノプフロンブの
出力及びクロック信号がともに論理“１″レベルにある
とき（サイクルの終了検出）に論理“１“状態にセフ）
される出力端子を有するようにすることもできる。

シフトレジスタは第４フリツププロツプ及び必要に応し
第３フリンブフロソブが状態“１”の出力を有するとき
に初期設定することができる。この初期設定は、第４フ
リツプが、回路が不作動状態にあることを検出するとき
、又は第３フリップフロップがサイクルの途中において
サイクルの開始に対応する不慮の一致の受信を示すとき
に発生する。

アドレスシーケンスに続くデータシーケンスを受入れる
ために、回路には、クロック信号により同期され且つ入
力端子に前記シーケンス受入終了信号と記憶識別信号の
論理積を受信し、出力端子にバスに向け転送許可信号（
ＡＣＫ）を発生ずる受入許可フリップフロップ（Ｒ９）
を設りるのが有利である。この受入許可フリップフロッ
プにより第１制御フリップフロップをゼロにリセットす
ると共に、第４制御フリソプフロンブを状態“１”にセ
ットすることもできる。

本発明の一例においては、前記識別信号を記憶する回路
は２個のＮＡＮＤゲートを具え、一方のＮＡＮＤゲート
の出力端子を他方のＮＡＮＤゲートの一方の入力端子に
結合し、他方のＮＡＮＤゲートの出力端子を一方のＮＡ
ＮＤゲートの一方の入力端子に結合し、一方のＮＡＮＤ
ゲートの他方の入力端子は前記ボイツクフリソプフロソ
プの出力が論理状態“０”でクロック信号が論理状態“
１”の場合にのみ前記識別信号の反転信号を受信し、他
方のＮＡＮＤゲートの他方の入力端子は前記第３及び第
４フリップフロップの出力の反転出力の論理積を受信し
て各サイクル中識別信号の記憶を維持し得るように構成
する。

以下本発明を図面を参照して実施例につき詳細に説明す
るが、本発明はこの実施例に限定されるものではない。

（好適実施例の説明） 第１図に示すように、本発明インターフェース回路はア
ドレス指定入力端子Ｓｏ、Ｓ＋、Ｓｚを具える。

これら端子はそれぞれ所定の電位、例えば回路の電源電
圧又はアースの何れかにワイヤで接続して各ビットが“
０”又は“１”に符号化されたアドレスＡｏ、Ａｔ及び
Ａ２を発生させることができる。斯かるアドレスはマル
チステートロジック回路及びデコーダから発生させるこ
ともできる。

アドレスシーケンス識別回路ＡＩＣはシフトレジスタＲ
ＥＧから出る信号と、指定アドレスに対応する信号へ。

＋ＡＩ及びＡ２を受信する。この回路はこれらの信号を
論理比較して指定アドレスＡｏ、Ａ＋、Ａｚがバスによ
り送られてきたアドレスに一致するか否かを識別すると
共にサイクルのアドレスシーケンス中に伝送されてくる
固定値のフラグを確認する（この目的は信号の伝送中に
起こり得るエラーを検出するためである）。アドレスシ
ーケンス識別回路はその出力端子に識別論理信号ＤＶＡ
を発生し、この信号は、バスロジックＢＵＳＬにより受
信される。

バスロジックＢＵＳＬは更に情報信号ＳＤＡ及びクロッ
ク信ＳＣＬを受信して各サイクルの開始と終了を認識す
る。バスロジックＢＩＩＳＬは更にシーケンスを構成す
る全ビットがレジスタＲＥＧにより受信されたときにレ
ジスタＲＥＧにより発生されるシーケンス受入終了信号
ＡＣＮを受信する。バスにより伝送されてくる情報サイ
クルはデータシーケンスが後続するアドレスシーケンス
から成るのが代表的である。

バスロジックＢＵＳＬは次の３つの論理信号に基づいて
回路を制御する。

（ａ）各シーケンスの開始時及びアドレスが認識さ・　
れないとき又はアドレスが存在しないときにも発生され
るシフトレジスタＲＥＧに対するゼロリセット信号Ｒ５
Ｔｌ； （ｂ）バスロジックによるシーケンスの受入を確認し、
バス（入力端子Ｌ１）に伝送してバスによる次のシーケ
ンスの伝送を許可する許可信号ＡＣ／Ｋ　。

（Ｃ）　　レジスタＲＥＧからのデータのメモリＭへの
ロードを制御する信号ＬＤＡ、メモリＭはスイッチング
デコーダＣＤＥＣを介して一連のスイッチＣＯＭを制御
する。

本例インターフェース回路を電源に接続すると、電源電
圧がパルス発生器ＰＧに供給され、このパルス発生器が
バスロジックＢＵＳＬ、　　レジスタＲＥＧ及びメモリ
Ｍの初期設定用パルスＰＯＮを発生する。これから先の
説明においてはＤ型フリップフロップは全てタイミング
入力端子に供給されるパルスの負縁でローディングが生
ずるタイプのものを選択しであるものとする。止縁でロ
ーディングが生ずるタイプのフリップフロップを使用す
ることもできること明らかである。

（メモリ及びその制？１） 第２図に示すように、メモリＭは８個のＤ型フリソフ゛
フロ・ンフ゛Ｍｏ−に、を具え、スイッチングデコーダ
ＣＤＥＣはメモリビットＬ及び町からの情報を処理する
デコーダＣＤＥ（：１　と、メモリビットＭ３〜Ｍ７に
対する直接制御部とから成る。スイッチングブロックＣ
ＯＭは本例では９個の制御スイッチ■、〜Ｉ、から成る
。

もっと詳細に説明するとフリップフロップＭ。〜トはそ
れらの入力端子りにレジスタＲＥＧの出力ＱＲｏ＝ＱＲ
９をそれぞれ受信する。レジスタＲＥＧは、例えば第３
図に示すように鍮理悄ａＳＯ＾を直列に受信するフリッ
プフロップＲ０〜Ｒ７を具えるシフトレジスタから成る
。フリップフロップに。〜Ｍ７は各々その入力端子ＣＫ
に、データをメモリにロードするための反転信号１皿を
受信する。信号ＬＤＡがローディングを許可する状態“
１゛に変化すると、信号１皿は“０”に変化し、フリッ
プフロップＮ０〜門、の入力端子ＣＫをエネーブルする
負縁を発生する。フリップフロップＭ。−トは更にそれ
らのリセットツーゼロ入力端子Ｒに、回路が電源に接続
されたときに発生されるパルスＰＯＮを受信する。

９個の制御スイッチ■、〜■、は９個のＡＮＤゲート１
０１〜１０９からの出力を受信する。これらＡＮＤゲー
トの一方の入力端子はＮＡＮＤゲー１−９０からの出力
を受信する。ＡＮＤゲート１０１〜１０４の他方の入力
端子はデコーダＣＤＥＣＩからの出力を受信し、ＡＮＤ
ゲート１０５〜１０９の他方の入力端子はメモリフリッ
プフロップＭ３〜Ｍ７からの出力Ｍ３（Ｑ）〜ＭＶ（Ｑ
）をそれぞれ受信する。

ＡＮＤゲート９０の出力が状態″１”にあるとき（通常
はＯＦＦ　＝　”Ｏ”）　、ゲート１０１〜１０９はス
イッチ■。〜Ｉ、を門、〜Ｍ７にストアされているデー
タにより制御することができ、デコーダＣＤＥＣＩに供
給されるメモリフリップフロップ旧及びＭ２の出力端子
の論理信号叶、及び０Ｍ２がその４つの取り得る状態に
従ってスイッチＩ　＋　””　Ｉ　ａを制御し、例えば
これら４個のスイッチの１個を閉じる。

更に説明すると、フリップフロップｈ０は“ＯＦＦ　”
命令をエネーブルする状態を記憶するためのものである
。メモリに。からの反転出力Ｍ。（Ｐ）はＮＡＮＤゲー
ト９０の一方の入力端子に供給され、その他方の入力端
子は図示してないソースから前記“ＯＦＦ　”命令を受
信する。メモリフリップフロップ旧からの反転出力ＰＭ
。はレベル“１”のときにゲート９０を経て“ＯＦＦ　
”命令の送出をエネーブルする。このときゲー１−１０
１〜１０９の出力が“０”になってスイッチ■、〜Ｉ、
を威勢する。

（他のサブシステムの説明） 第３図に示すように、レジスタＲＥＧは９個のＤ型フリ
ップフロップＲ０〜Ｒ６から成るシフトレジスタである
。レジスタビットＲ８〜Ｒ７の出力端子Ｑは次のレジス
タビットの入力端子りに接続しである。

フリップフロップＲ０〜Ｒ１１は各々その入力端子ＣＫ
においてクロック信号ＳＣＬの反転値］ぼにより同期さ
れ、クロック信号ＳＣＬの止縁で動作する。ＮＡＮＤゲ
ート６３の出力端子に発生する初期設定信号Ｒ３Ｔｌに
よりフリップフロップＲ６が状Ｂ″１”　（入力端子Ｓ
）にセットされると共にフリップフロ・７ブＲ１〜Ｒ８
が“０”にリセットされる。各サイクル前に、信号Ｒ３
Ｔｌが初期設定を行い、ＲＯ（Ｑ）−１になる。

これは第４ａ図に示すサイクルの開始ビットＳＴ＾に時
間的に対応する。］■により同期されるこのシフトレジ
スタはアドレスシーケンスＡの全ビットを受信する。こ
のシーケンスがシフトレジスタ内に正しく位置するのは
初期設定時にＲｏにロードされた論理“１”がＲＩｌに
シフトされたときである。

このときビットＡ６がＲ１に、Ａ、がＲ６に、−Ａ　ｏ
がＲ８にストアされる。ビットＷは常に“０”に等しい
。

アドレスシーケンスのビットＡ２＋へ、及びＡｏは指定
アドレスの対応するピントと、３個の排他ＮＯＲゲー目
０，１１及び１２により比較される。ゲート１０はその
入力端子にＡ。と［１（Ｒ，）を、ゲート１１は＾、と
口（Ｒ２）を、ゲート１２は八２とＱ（Ｒ，）をそれぞ
れ受信する。アドレスシーケンス中の伝送アドレスＡＯ
＋Ａ、、Ａ、が指定アドレスに一致する場合、各ゲート
１０．１１．１２はその出力端子に論理“１″を発生す
る。

第３図の実施例では、ビットＡｈ、Ａｓ、Ａ４及びＡ３
は当該回路のタイプに対しては常に固定値１００１を有
する識別情報を構成するものとする。従って、アドレス
シーケンスの完全な識別は、その入力端子に出力Ｑ（Ｒ
７）及びＱ（Ｒ，、）と、反転出力Ｐ（Ｒ，）及びＰ　
（Ｒｓ）　と、ゲート１０，１１．１２からの出力を受
信し、その出力端子に識別信号ＤＶＡを発生する多入力
ＡＶＤゲート１５により行われる。ゲート１０，１１．
１２及び１５はアドレス／シーケンス識別回路ＡＩＣを
構成する。他方、出力Ｑ（Ｒ，）はシーケンス受入終了
論理信号ＡＣＮを発生する。アドレスシーケンス中の八
〇の後のビットＷは先の取決めにより“０”であり、こ
れは“書込”モードを表わし、その識別も出力Ｐ　（Ｒ
０）をゲー目５の入力端子に供給することにより行うこ
とができる。

一点鎖線で囲んである第３図の下側部はバスロジックＢ
ＵＳＬを構成する。

バスロジックＢＵＳＬは、Ｒ１１の出力端子Ｑに発生す
る信号ＡＣＮをＤ端子に受信すると共に同期入力端子Ｇ
Ｋにクロック信号ＳＣＬを受信するＤ型の第１制御フリ
ップフロップＤＣＩ　と、同じく同型の第２制御又はポ
インタフリップフロツブＰＮＴを具え、このポインタフ
リップフロツブはその反転出力端子をそのＤ入力端子に
レトロ結合し、その同期入力端子ＣＫを第１フリップフ
ロップＤＣ１の出力端子Ｑに接続しである。このポイン
タＰＮＴの目的はサイクルのアドレスシーケンス又はデ
ータシーケンスのどちらが進行中かを指示することにあ
る。

同しくＤ型の第３及び第４制御フリツプフロンプＳＴＲ
及びＳＴＰはサイクルの開始と終了を制御する働きをす
る。バスは、サイクルの開始を、クロｙ　り（を号ｓｃ
Ｌがレベル“１”にあるときの信号ＳＤＡのレベル“１
”から“０″への遷移により指示すると共に、サイクル
の終了をクロック信号ＳＣＬがレベル“１”にあるとき
の信号ＳＤＡのレベル“０”から“１”への遷移により
指示する　（第４ｂ図参照）他方、信号ＳＤ＾の情報搬
送遷移はクロック信号ＳＣＬが論理レベル“０″にある
ときに生ずる。第４フリップフロップＳＴＰは回路がバ
スに対してエネーブル状態か非エネーブル状態かを指示
する。非エネーブル状態の場合にはその出力がレジスタ
ＲＥＧを初期設定する。

第３フリップフロップＳＴＲはそのＤ入力端子にクロッ
ク信号ＳＣＬを受信すると共にその同期入力端子ＣＫに
おいて信号ＳＤ＾により同期されてサイクルの開始を検
出する。第４フリップフロップＳＴＰはそのＤ入力端子
にクロック信号ＳＣＬを受信すると共にその同期入力端
子ＧＫにおいてインバータ２８からの信号ＳＤＡの反転
信号１皿により同期されてサイクルの終了を検出する。

第３フリップフロップＳＴＲの出力Ｑをポインタフリッ
プフロップＰＮＴ及び第４フリップフロップＳＴＰのリ
セットツーゼロ入力端子Ｒに供給する。第３フリソプフ
ロンプＳＴＩ？はインバータ６０からその入力端子Ｒに
供給される反転クロック信号５ＣＬＣよりゼロにリセッ
トされる。ゲー１−１５の出力端子に発生される識別信
号ＤＶＡは、２個（７１ＮＡＮＤゲート６６及び６７の
出力端子をゲート６７及び６６の入力端子に相互接続し
て成るフリップフロップにより記憶される。この記憶処
理はＮＡＮＯゲート６５によりエネーブルされ、ＤνＡ
　＝１゜ＳＣＩ、＝１及びＰＮＴＱ　（ポインタ出力＞
　　＝０のときに発生する。この最後の条件はサイクル
のアドレス部分が進行中であることを指示し、データシ
ーケンス中における偶発的な識別を回避するためである
。これがためＮＡＮＤゲート６５はその入力端子に信号
ＤＶＡ及びＳＣＬとポインタフリップフロップＰＮＴか
らの反転Ｐ出力を受信し、その出力端子をＮＡＮＤゲー
ト６Ｇの他方の入力端子に接続する。他方、ＮＡＮＤゲ
ート６７の他方の入力端子は、制御フリップフロップＳ
ＴＲ及びＳＴＰの反転出力端子Ｐに入力端子が接続され
たＡＮＤゲー１−７０の出力端子に発生する信号ＳＴＮ
を受信する。ｓｒｕ’＝ｉである限り、一時的な信号θ
ＶＡがゲート６６の出力端子に信号Ａ［ｌＣの形で記憶
維持される。信号ＳＴＮの状態“０”への復帰はこの記
憶信号の消去を意味する。フリップフロップＲ８〜ＲＩ
Ｉの初期設定はＮＡＮＤゲート６３の出力端子に発生す
る信号Ｒ５Ｔｌにより行われる。ＮＡＮ［ｌゲート６３
は一方の入力端子に第４フリソプフロンプＳＴＰの反転
出力Ｐ（ＳＴＰＱ　＝１のとき初期設定）、好適には図
に示すようにＡｌ１１Ｄゲート７ｏがらの出力信号５Ｔ
ＩＩＩを受信する。後者の場合、ＳＴＰＱ又はＳＴＩ？
Ｑが“１”のときに初期設定が佳し、これはサイクルが
実際に進行している間にサイクルの開始に対　応する不
慮の一致が生じた場合にもレジスタｌ？ＥＧが初期設定
されることを意味する。ＮＡＮＤゲート６３はその他方
の入力端子に、ＮＡＮＤゲート４４の出力端子に発生す
る信号ＲＳ？　２を受信する。ＮＡＮＤゲート４４はそ
の３つの入力端子に、クロック信号ＳＣＬ、第１制御フ
リップフロップＤＣＩの出力及びポインタＰＮＴからの
反転出力Ｐを受信する。

従って、フリップフロップＲｏ　””　Ｒθはフリップ
フロップＳＴＰが回路の非エネーブル状態（ＳＴＰ［］
　＝１）をストアするとき、又はアドレスシーケンスと
データシーケンスとの間（１？ｓＴ２ン及びサイクルの
開始時にも初期設定される。

Ｄ型フリップフロップＲ１はその出力端子Ｐに反転許可
論理信号］■を発生し、この信号の論理状態“０”が受
入許可を意味する。フリップフロップＲ１はそのローデ
ィング制御入力端子ＣＭにおいてクロック信号ＳＣＬに
より同期され、その入力端子りに、シーケンス受入終了
信号ＡＣＮ及び記憶識別信号ＡＤＣを受信するＡＮＤゲ
ート１６からの出力を受信する。

フリップフロップＭＯ””Ｍ？のローディングはそれら
のローディング入力端子ＣＫに供給される反転ロード信
号ゴ「により丁が状態”０”に変化するときに制御され
る。信号ＬＤＡは、シーケンス受入終了信号ＡＣＮと、
記憶識別信号ＡｌＩＣと、第１フリップフロップＤＣＩ
の出力ＱとポインタフリップフロノブＰＮＴの出力Ｑを
受信するＮＡＮＤゲート３３から得られる。これがため
、ローディングは回路により指定されたアドレスに対応
するアドレスシーケンスが識別された後にデータシーケ
ンスの終了が検出されたときに制御される。

第４フリップフロップＳＴＰは４個の入力端子を有する
ＮＡＮＤゲート７１からの出力により状態“１”にセッ
トされる。このゲートの第１入力端子はＳＴＰの反転出
力Ｐを受信しくＳＴＰの状態“１”の自己保持）、その
第２入力端子は電圧が最初に印加されたときに発生する
反転パルス］■を受信する（これによりＳＴＰは電圧の
最初の印加ににより状態“１”にセットされる）。

ゲート７１の第３入力端子はクロック信号ＳＣＬ、フリ
ップフロップＤＣＩの出力Ｑ及びポインタＰＮＴの出力
Ｑが入力するＮＡＮＤゲート６９からの出力を受信する
　（これによりＳＴＰはバスの故障中でもサイクルの終
了時に状態“１”にセットされる）。

その第４入力端子はフリップフロップＤＣＩの出力Ｑと
ＮＡＮＤゲート６７からの反転値］匝が入力するＮＡＮ
Ｄゲート６８からの出力を受信する　（これにより、Ｓ
ＴＰは識別信号が発生されず記憶されなかった場合にア
ドレスシーケンスの終了時に状態゛１″にセットされる
）。

最後に、パルスＰＯＮは第１制御フリップフロップＤＣ
ＩおよびフリップフロップＲ１をゼロにリセットする。

（２つのタイミング図の説明） 第４ａ及び４ｂを参照して回路の動作を、バスにより供
給される情報サイクルが回路の入力端子ＳＯ＋Ｓ１及び
Ｓ２における指定アドレス＾。＋ＡＩ、Ａ！に対応する
場合について以下に説明する。

開始状態ＳＴＡはＳＣＬ　＝　１のときの情報信号ＳＤ
Ａの負縁に対応する。これはフリップフロップＳＴＲに
より検出され、その出力５ＴＲＱがＳＤＡの負縁時に状
態“１”に変化し、この状態“１”への変化はフリップ
フロップＳＴＰ及びＰＮＴのＱ出力をゼロにリセットす
ると共にＡＤＣ＝Ｏにする（ＳＴＮ＝０及びＤＶ＾−〇
であるため）。このときＳＴＰの出力Ｐが状態“１”に
変化しくＳＴＰ口＝０）、Ｒ５Ｔｌが状態″０”に変化
する。その前の初期設定のためにフリップフロップＲ８
はこの瞬時に状態“１”にあり、フリ、７プフロ・７プ
Ｒ５〜Ｒ８は状態″０″にある。フリップフロップから
のＱ出力は開始クロックパルスＳＣＬの負縁により“０
”状態に戻る。バスはアドレスシーケンスＡを、フリッ
プフロップＲｗが初期設定の瞬時にＲｏにストアされた
論理値“１”を受信し、第８クロツクパルスの止縁時に
おいて＾（、Ｎ＝１になるまで送出する。このときビッ
トＡ６がフリップフロップＲ１に、Ａ、がＲ６に、・−
−−−−−Ａ、がＲ，に位置し、Ｗ＝ＯがＲｏに位置す
る。

バスより送られてきたアドレスが回路により指定された
アドレスに対応するとき、ＡＮＤゲート１５がＤＶＡ−
１を出力し、この信号はポインタＰＮＴからの出力Ｐが
第８クロツクパルスＳＣＬから“ｌ”状態にあるために
ゲート６５を通過し、信号ＡＤＣが状態“１”に変化す
る。次のクロックパルスのときにパルスＤＶＡは再び“
０″に変化するが、ＡＤＣは、ＳＴＲ及びＳＴＰからの
出力Ｐがともに“１″であり従って５ＴＮ＝１であるた
めにレベル″１”に維持される。

信号ＡＣＮ及びＡＤＣの同時存在はゲート１６により検
出され、フリップフロップＲ７の出力端子Ｐに第８クロ
ツクパルスの負縁において信号］■を発生する。

この信号］■はゲート１６の出力が第９クロツクパルス
の負縁瞬時に０”になるためこの瞬時に消去される。こ
れがため、ＡＣＫはＡＣＮに同一の信号になるが半クロ
ツク周期だけ遅延したものとなる。これがため、この信
号は第９クロツクパルスが高レベルにあるときに存在し
、従ってアドレスシーケンスＡとデータシーケンスＤと
の間の、この目的のために設けられたスペースに存在す
る。

バスシステムがこの信号を処理する方法は前記欧州特許
に開示されている。

信号へ〇ＮはフリップフロップＤＣＩを第８クロツクパ
ルスの負縁において状態６１”にセットする（ＤＣＩＱ
　＝１）。ＤＣＩＱは、信号ＡＣＮが第９クロツクパル
スの負縁では“０”に戻っているためこのクロツクパル
スの負端で“０″に戻る。このＤＣＩＱの負縁はポイン
タＰＮＴの出力を状態“１”に変化せしめる（ＰＮＴロ
ー１）。これがためポインタＰＮＴはサイクルのデータ
シーケンスＤが今から受信されることを指示する。

第９クロツクパルスＳＣＬの接続時間中はＳＣＬ　＝１
、ＤＣＩＱ＝１及びＰＮＴＱ＝Ｏであり、従ってＲ３Ｔ
ｌ　＝１になり、これによりレジスタＲＥＧの初期設定
が行われ、Ｒｏが状態“１”に、Ｒ，−Ｒａが状態“０
”に設定される。

斯くしてデータシーケンスの到来は八〇〇＝１及びＰＮ
Ｔ＝１の状態で生ずる。

アドレスシーケンスＡの場合と同様に、初期設定の時に
Ｒ８にストアされた論理“１”がシフト処理によりＲ８
に転送されてシーケンスＤにおける第８クロツクパルス
の止縁において八ＣＮ＝１を発生する。このＡＣＮは次
のクロックパルスの止縁で０″に戻る。このときビット
Ｄ、はＲ１に、Ｄ６はＲ５に、・−一−−−−１Ｄ０は
Ｒｏにストアされている。また、シーケンスＤの第８ク
ロツクパルスの負縁においてＤＣＩＱ＝１が発生し、こ
のＤＣｌ［１は次のクロックパルスの負縁で“０”に戻
る。

シーケンスＤの第８クロツクパルスの負縁と次のクロッ
クパルスの止縁との間においてＤＣＩＱ　＝　ＰＮＴＱ
＝八ＣＮ　へＡＤＣ＝　１が生じ、従ってクロックパル
スの半周期の間ＬＤＡ＝１になり、これによりＲ０〜Ｒ
９の内容がメモリフリップ−０〜Ｍ７に並列に転送され
る。特に、ＭＯはＲｏからビットＤ０を受信する。原則
としてｎｏ＝０はゲート９０の入力端子のＯＦＦ命令を
エネーブルすることができる（第２図）。

ＯＦＦ命令が００によりディスクエネーブル又は禁止さ
れるとスイッチ■、〜Ｉ、の開及び閉がメモリＭ。

〜トの新しい内容に従って変更される。

アドレスシーケンスＡの場合と同様に、フリップフロッ
プＲ１がシーケンスＤの第８クロツクパルスの負縁と第
９クロツクパルスの負縁の間に信号へＣＫ＝１を発生す
る。シーケンスＤの第９クロツクパルスの負縁における
［１ＣＩＧの°′０”への変化によりポインタＰＮＴの
“０”へのリセットが生じる（ＰＮＴＱ　＝　０）。サ
イクルの終了時に、バスはクロック信号ＳＣＬがレベル
“１にあるときのＳＤＡの止縁から成る“オフ”信号を
伝送し、これによりＳＴＰＱ＝１になり、従、テ５ＴＮ
＝Ｏニなり、ＡＤＣ＝０及びＲ３Ｔ１＝１になる（レジ
スタＲＥＧの初期設定）本発明インターフェース回路の
改良例はバスが斯かる“オフ”信号の発生を失敗した場
合にも満足に動作する。

これは、サイクルの終了フェーズにおいてＤＣＩＱ−Ｐ
ＮＴＱ＝１の一時的な特有状態が発生してこれによりゲ
ート６９がフリップフロップＳＴＰをシーケンスＤの第
９クロツクパルスの止縁において状態“１”に切換える
（ＳＴＰＱ　＝１）からである。

バスにより供給される“オフ”信号はシーケンスＤの第
１０クロツクパルスがＳＣＬ　＝　１の間における信号
ＳＤＡの止縁から成る。ゲート′６９を含まない回路例
ではこのオフ信号はフリップフロップＳＴＰにより検出
され、このフリップフロップが状態“１に変化する（Ｓ
ＴＰＱ　＝１）。これを第４ｂ図に破線で示してあり、
この場合の信号へ〇Ｃ及びＲ３Ｔｌも破線で示しである
。

【図面の簡単な説明】

第１図は本発明回路の全体構成図、 第２図は第１図のメモリとデコーダの実施例の構成図、 第３図は第１図のバスロジック、レジスタ及びアドレス
識別回路の実施例の構成図、 第４ａ図及び４ｂ図はバスにより供給される情報サイク
ルと、第３図の動作説明用信号タイミング図を示す図で
ある。 Ｓｏ、Ｓ＋、Ｓｚ−・・アドレス指定入力端子ＬＩ＋Ｌ
！’−−・バス　　　　　Ｌ、−・・情報信号入力端子
Ｌ２・・−クロック信号入力端子 ＾ＩＣ−アドレスシーケンス識別回路 ＲＥＧ・−シフトレジスフ　ＢＵＳＬ・−バスロジック
ｈ−・メモリ　　　　　　　ＣＤＥＣ・−・デコーダＣ
ＯＭ−・制御スイッチ列（ユーザ回路）ＰＧ−・パルス
発生器 Ａｏ、Ａ＋、Ａｚ−指定（プリセット）アドレスＳＤＡ
　−−・情報信号　　　　ＳＣＬ　−クロック信号ＤＶ
Ａ　−識別信号 ＡＣＮ　−−シーケンス受入終了信号 Ｒ３Ｔ１−・リセット信号（初期設定）Ａ（Ｊ　−−一
許可信号 ＬＤ八−ロード信号 ＰＯＮ−一−・スイッチオンパルスＨＪＩ　ＸＤ　設定
）ｈ０〜Ｍ７−　メモリフリップフロップＣＤＥＣｌ−
デコーダ １０１〜１０９−転送ゲート ■、〜Ｉ　ｑ”−・制御スイッチ ＲＯ−Ｒｒ−−レジスタフリップフロンプ１０、　ＩＬ
　１２．１５〜アドレスシ一ケンス識別回路ＤＣＩ−一
第１制御フリップフロップ ＰＮＴ−一第２制御（ポインタ）フリップフロップ５Ｔ
Ｒ−第３制御フリップフロップ ＳＴＰ−第４制御フリッププロップ Ｒ９−許可信号用フリップフロップ ６６．６７−識別信号記憶用フリップフロップ八ＤＣ−
記憶識別信号 牟一 背８ ５　　　　　　ゝ１　　　　　　　　　　　　−仕Ｑ　
　　　　　　　　　　　　　　　　　　−トベ　　　　
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Ｊ　　　　　　　　　　　　　　　　　Ｑ：Ｑ：（１）
Ｑ　　　　　　　　　　　　　　　　　　　）偽 ≧ θ

Claims (1)

1. 【特許請求の範囲】 １、データ信号ライン（ＳＤＡ）とクロック信号ライン
   （ＳＣＬ）を有する直列バスに接続するスレーブ型イン
   ターフェース回路であって、 当該回路を識別するプリセットアドレスビ ット（Ａ＿０、Ａ＿１、Ａ＿２）を受信する複数個のア
   ドレス指定入力端子（Ｓ＿０、Ｓ＿１、Ｓ＿２）と、前
   記データ信号ラインに接続し得るデータ 入力端子（Ｌ＿１）と、 前記クロック信号ラインに接続し得るクロ ック入力端子（Ｌ＿２）と、 前記データ入力端子およびクロック入力端 子に接続され、サイクルを構成するアドレスシーケンス
   及びデータシーケンスを前記クロック信号ラインによる
   同期制御の下で受信するシフトレジスタ（ＲＥＧ）と、 前記シフトレジスタの出力が並列に供給さ れるメモリ（Ｍ）と、 前記メモリの出力が並列に供給され、ユー ザ回路（ＣＯＭ）を制御する復号２進制御信号を発生す
   る第１デコーダ（ＣＤＥＣ）とを具え、前記シフトレジ
   スタはその下流端に、シー ケンス受入終了信号（ＡＣＮ）を前記クロック信号（Ｓ
   ＣＬ）でクロックされる第１の制御フリップフロップ（
   ＤＣ１）のデータ入力端子に供給する出力端子（ＱＲ８
   ）有するものとし、前記第１の制御フリップフロップの
   出力（Ｑ）により第２の制御（ポインタ）フリップフロ
   ップ（ＰＮＴ）を同期させ、該ポインタフリップフロッ
   プの反転出力端子（Ｐ）はその入力端子（Ｄ）にレトロ
   結合し、前記第１フリップフロップ（ＤＣ１）の出力（
   Ｑ）と前記ポインタフリップフロップの出力（Ｐ）がと
   もに論理レベル“１”のときに前記シフトレジスタを所
   定の初期状態に戻す初期設定が行われるよう構成し、更
   に当該インターフェース回路は、 アドレスシーケンス中の予定のアドレスビ ットを前記プリセットアドレスビットと比較し、一致す
   るときに識別論理信号（ＤＶＡ）を発生する論理比較器
   （１０、１１、１２）と、前記識別信号を記憶識別信号
   （ＡＤＣ）の形で記憶する記憶回路（６６、６７）と、 前記第１制御フリップフロップ（ＤＣ１）とポインタフ
   リップフロップ（ＰＮＴ）の出力がともに論理状態“１
   ”であり且つ前記記憶識別信号（ＡＤＣ）が存在すると
   共に前記アドレスシーケンスに続くデータシーケンスの
   受入終了を信号するシーケンス受入終了信号（ＡＣＮ）
   が存在するときに前記シフトレジスタからのデータを前
   記メモリ（Ｍ）にローディングさせるＡＮＤゲート（３
   ３）とを具えること特徴とするスレーブ型インターフェ
   ース回路。 ２、特許請求の範囲第１項記載のスレーブ型インターフ
   ェース回路において、前記第１フリップフロップ（ＤＣ
   １）の出力（Ｑ）が状態“１”で前記ポインタフリップ
   フロップ（ＰＮＴ）の出力（Ｑ）が状態“０”のときに
   前記シフトレジスタ（ＲＥＧ）の第１フリップフロップ
   （Ｒ＿０）を状態“１”にセットすると共にこのレジス
   タの他のフリップフロップ（Ｒ＿１、・・・・・Ｒ＿８
   ）を状態“０”にリセットすることにより前記シフトレ
   ジスタを初期設定する手段を具えることを特徴とするス
   レーブ型インターフェース回路。 ３、特許請求の範囲第１又は２項記載のスレーブ型イン
   ターフェース回路において、前記第１デコーダ（ＣＤＥ
   Ｃ）の出力端子に得られる論理信号を、インターフェー
   ス回路に供給される論理“オフ”信号（ＯＦＦ）の存在
   中、制御すべきユーザ回路に向け転送するのを禁止する
   一連の論理ゲート（１０１〜１０９）を具えることを特
   徴とするスレーブ型インターフェース回路。 ４、特許請求の範囲第３項記載のスレーブ型インターフ
   ェース回路において、一方の入力端子に“オフ”信号（
   ＯＦＦ）を受信し、他方の入力端子に、前記シフトレジ
   スタ（ＲＥＧ）の第１フリップフロップ（Ｒ＿０）から
   ロードされた前記メモリの第１フリップフロップ（Ｍ＿
   ０）からの出力（Ｐ）を受信して“オフ”信号（ＯＦＦ
   ）を選択的にエネーブルする許可ゲート（９０）を具え
   ることを特徴とするスレーブ型インターフェース回路。 ５、特許請求の範囲第１〜４項の何れかに記載のスレー
   ブ型インターフェース回路において、回路がスイッチさ
   れたときに前記メモリ（Ｍ）及びシフトレジスタ（ＲＥ
   Ｇ）の初期設定を制御するパルス（ＰＯＮ）を発生する
   パルス発生器（ＰＧ）を具えることを特徴とするスレー
   ブ型インターフェース回路。 ６、特許請求の範囲第１〜５項の何れかに記載のスレー
   ブ型インターフェース回路において、インターフェース
   回路が第１状態にあるときに入力端子（Ｄ）にクロック
   信号（ＳＣＬ）を受信する第３及び第４の制御フリップ
   フロップ （ＳＴＲ及びＳＴＰ）を具え、前者は情報信号（ＳＤＡ
   ）により、後者は反転情報信号＠（ＳＤＡ）＠によりク
   ロックして第３フリップフロップ（ＳＴＲ）は前記サイ
   クルの開始時に対応するクロック信号（ＳＣＬ）と情報
   信号（ＳＤＡ）との第１タイプの一致により状態“１”
   にセットされ、第４フリップフロップ（ＳＴＰ）は前記
   サイクルの終了時に対応するクロック信号（ＳＣＬ）と
   情報信号（ＳＤＡ）との第２タイプの一致により状態“
   １”にセットされるようにすると共に第３フリップフロ
   ップ（ＳＴＲ）はクロック信号の反転信号＠（ＳＣＬ）
   ＠によりゼロにリセットされ、第４フリップフロップ（
   ＳＴＰ）は第３フリップフロップ（ＳＴＲ）の出力（Ｑ
   ）によりゼロにリセットされるようにし、第４フリップ
   フロップ（ＳＴＰ）の出力（Ｑ）により、これが論理状
   態“１”のとき、前記シフトレジスタ（ＲＥＧ）の第１
   フリップフロップ（Ｒ＿０）の状態“１”のセット及び
   このシフトレジスタの他のフリップフロップ（Ｒ＿１、
   ・・・・・Ｒ＿８）のゼロへのリセットを生じさせるこ
   とを特徴とするスレーブ型インターフェース回路。 ７、特許請求の範囲第６項記載のスレーブ型インターフ
   ェース回路において、前記第４フリップフロップ（ＳＴ
   Ｐ）は前記記憶識別信号（ＡＤＣ）が論理状態“０”で
   前記第１フリップフロップ（ＤＣ１）の出力が“１”の
   ときに論理状態“１”にセットされる出力端子を有する
   ことを特徴とするスレーブ型インターフェース回路。 ８、特許請求の範囲第６項又は７項記載のスレーブ型イ
   ンターフェース回路において、前記シフトレジスタ（Ｒ
   ＥＧ）は前記第４フリップフロップ（ＳＴＰ）が“１”
   出力を有するときに初期設定されるようにしてあること
   を特徴とするスレーブ型インターフェース回路。 ９、特許請求の範囲第８項記載のスレーブ型インターフ
   ェース回路において、前記シフトレジスタ（ＲＥＧ）は
   前記第３フリップフロップ（ＳＴＲ）が“１”出力を有
   するときに初期設定されるようにしてあることを特徴と
   するスレーブ型インターフェース回路。 １０、特許請求の範囲第６〜９項の何れかに記載のスレ
   ーブ型インターフェース回路において、回路のスイッチ
   オン時に前記メモリ（Ｍ）およびシフトレジスタ（ＲＥ
   Ｇ）の初期設定を制御すると共に前記第４フリップフロ
   ップ（ＳＴＰ）の出力（Ｑ）を論理状態“１”にセット
   して自己保持せしめるパルス（ＰＯＮ）を発生するパル
   ス発生器（ＰＧ）を具えることを特徴とするスレーブ型
   インターフェース回路。 １１、特許請求の範囲第５〜１０項の何れかに記載のス
   レーブ型インターフェース回路において、前記第４フリ
   ップフロップ（ＳＴＰ）は前記第１フリップフロップ（
   ＤＣ１）及び第２（ポインタ）フリップフロップの出力
   とクロック信号（ＳＣＬ）がともに論理レベル“１”の
   ときに論理状態“１”にセットされる出力端子を有する
   ことを特徴とするスレーブ型インターフェース回路。 １２、特許請求の範囲第１〜１１項記載のスレーブ型イ
   ンターフェース回路において、クロック信号（ＳＣＬ）
   により同期され且つ入力端子に前記シーケンス受入終了
   信号ＡＣＮと記憶識別信号（ＡＤＣ）の論理積を受信し
   、バスによる転送を許可する許可信号（ＡＣＫ）を出力
   端子に発生する受入許可フリップフロップ（Ｒ＿９）を
   具えることを特徴とするスレーブ型インターフェース回
   路。 １３、特許請求の範囲第１２項記載のスレーブ型インタ
   ーフェース回路において、回路のスイッチオン時に、前
   記メモリ（Ｍ）及びシフトレジスタ（ＲＥＧ）の初期設
   定を制御すると共に前記受入許可フリップフロップ（Ｒ
   ＿９）をゼロにリセットするパルス（ＰＯＮ）を発生す
   るパルス発生器（ＰＧ）を具えることを特徴とするスレ
   ーブ型インターフェース回路。 １４、特許請求の範囲第１３項記載のスレーブ型インタ
   ーフェース回路において、前記パルスは前記第１制御フ
   リップフロップ（ＤＣ１）をゼロにリセットすると共に
   前記第４制御フリップフロップ（ＳＴＰ）を状態“１”
   にセットすることを特徴とするスレーブ型インターフェ
   ース回路。 １５、特許請求の範囲第１〜１４項の何れかに記載のス
   レーブ型インターフェース回路において、前記識別信号
   を記憶する回路は２個のＮＡＮＤゲート（６６、６７）
   を具え、一方のＮＡＮＤゲート（６６）の出力端子を他
   方のＮＡＮＤゲートの一方の入力端子に結合し、他方の
   ＮＡＮＤゲート（６７）の出力端子を一方のＮＡＮＤゲ
   ートの一方の入力端子に結合して成り、一方のＮＡＮＤ
   ゲート（６６）の他方の入力端子は前記ポインタフリッ
   プフロップ（ＰＮＴ）の出力が論理状態“０”でクロッ
   ク信号が論理状態“１”の場合にのみ前記識別信号（Ｄ
   ＶＡ）の反転信号＠（ＤＶＡ）＠を受信し、他方のＮＡ
   ＮＤゲート（６７）の他方の入力端子は前記第３及び第
   ４フリップフロップ（ＳＴＲ及びＳＴＰ）の反転出力（
   Ｐ）の論理積を受信して各サイクル中識別信号（ＤＶＡ
   ）の記憶（ＡＤＣ）を維持し得るように構成してあるこ
   とを特徴とするスレーブ型インターフェース回路。