JP3027071B2

JP3027071B2 - シリアルバス通信システム

Info

Publication number: JP3027071B2
Application number: JP5140027A
Authority: JP
Inventors: 勝利杢尾
Original assignee: Tokyo Electron Ltd
Current assignee: Tokyo Electron Ltd
Priority date: 1993-05-19
Filing date: 1993-05-19
Publication date: 2000-03-27
Anticipated expiration: 2015-03-27
Also published as: JPH06334642A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、シリアルバス通信シス
テムに関する。

【０００２】

【従来の技術】一般に、半導体製造装置の制御装置にお
いては、センサ等の出力をホストコンピュータが取り込
んだり、この取り込んだデータに応じてリレーやソレノ
イド等をホストコンピュータが駆動させるために情報乃
至データの転送がネットワーク的に行われる。この場
合、被制御系は一般には複数のスレーブ側伝送系を有
し、この伝送系はこれとホストコンピュータとの間のイ
ンタフェースを行うためにマスタ側伝送系と直接或いは
間接的に接続されることになる。

【０００３】このマスタ側伝送系とスレーブ側伝送系と
の通信は、それぞれの側に例えばマイクロコンピュータ
等よりなる制御部を設けておいて、汎用的なインタフェ
ース、例えば直列伝送用として広く用いられている伝送
方式ＲＳ２３２Ｃ等を使用してデータ伝送を行う。この
伝送方式ＲＳ２３２Ｃ等にあっては、データは必ず文字
（キャラクタ）単位で送られ、この文字の前後に同期情
報を挿入するようになっている。すなわち時間的に文字
の前に同期情報としてスタートビットを入れ、後には同
期情報としてストップビットを挿入する。

【０００４】

【発明が解決しようとする課題】ところで、上述のよう
な伝送方式にあっては、各キャラクタ毎にスタートビッ
トを設けなければならないことから伝送速度が遅くな
る。例えば上述した一般的なＲＳ２３２Ｃにあっては伝
送速度は９６００ボー、すなわち９６００ビット／秒で
ある。例えば８ビットアドレスで管理できる２５６バイ
トのＩ／Ｏを全て入出力すると最低でも１〜数秒を要し
てしまい、高速性に劣るという問題点がある。

【０００５】また、上記した伝送方式にあってはデータ
伝送の途中で例えばノイズが乗ってデータが消えた場合
には受信側ではそれを認識することができず、エラーが
入り易く、信頼性に欠ける場合もあった。更には、前述
のようにマスタ側伝送系のみならずスレーブ側伝送系に
もマイクロプロセッサ等を初めとする高価な集積回路を
設けなければならず、コスト高を招来するという問題点
があった。本発明は、以上のような問題点に着目し、こ
れを有効に解決すべく創案されたものである。本発明の
目的は、１ビットサイクル毎にその先頭にトリガーパル
スを乗せるようにすることにより、スレーブ側をロジッ
ク回路だけで構成できるようにしたシリアルバス通信シ
ステムを提供することにある。

【０００６】

【課題を解決するための手段】本発明は、上記問題点を
解決するために、マスタ送信ロジックとマスタ受信ロジ
ックを有するマスタ側伝送系とスレーブ送信ロジックと
スレーブ受信ロジックを有するスレーブ側伝送系との間
でパルス幅変調によって情報の通信を行うシステムにお
いて、前記マスタ送信ロジック及びスレーブ送信ロジッ
クは、送信される情報の１ビットサイクル毎にその先頭
にトリガーパルスを出すと共に引き続いてデータを乗せ
ることを連続的に行なうようにし、前記マスタ受信ロジ
ック及びスレーブ受信ロジックは、前記トリガーパルス
の前端よりも所定の期間経過した時にデータをラッチす
ることを連続的に行なうように構成したものである。

【０００７】

【作用】本発明は、以上のように構成したのて、１ビッ
トサイクル毎にその先頭にトリガーパルスが乗せられて
いることから、例えばトリガーパルスを１／４ビットサ
イクルに設定すれば、受信ロジックにおいてはトリガー
パルスの前端よりも例えば１／２ビットサイクルの時に
ラッチをかければデータを取り込むことが可能となる。
このような通信システムは、各種センサや駆動系を有す
る半導体製造装置に適用することができる。

【０００８】

【実施例】以下に、本発明に係るシリアルバス通信シス
テムの一実施例を添付図面に基づいて詳述する。図１は
本発明のシリアルバス通信システムによるデータの伝送
とビットの構成を示す図、図２は本発明のシリアルバス
通信システムの概略構成図、図３は図２に示すマスタ送
信ロジックを示す構成図、図４は図２に示すスレーブ受
信ロジックを示す構成図、図５は図２に示すスレーブ送
信ロジックを示す構成図、図６は図２に示すマスタ受信
ロジックを示す構成図である。この通信システムは、例
えば半導体製造装置等における各種センサや駆動系とこ
れらを制御するメインコンピュータとの間で使用され
る。図２に示すようにマスタ側伝送系２は、マスタ送信
ロジック４と、マスタ受信ロジック６と、これらロジッ
ク４、６を制御するために例えばマイクロプロセッサ
（ＣＰＵ）や周辺回路（ＲＯＭ、ＲＡＭ）等を含む制御
部８と、互方向メモリすなわちデュアルポートＲＡＭ１
０を有しており、このデュアルポートＲＡＭ１０はＶＭ
Ｅバス等のメインのバス１２を介してメインＣＰＵ１４
に連絡される。

【０００９】一方、スレーブ側伝送系（ユニット）３は
単数或いは一般的には複数個設けられており、それぞれ
にはスレーブ受信ロジック（モジュール）１６と、スレ
ーブ送信ロジック（モジュール）１８とを有しており、
各スレーブ受信ロジック１６同士及び各スレーブ送信ロ
ジック１８同士が連鎖状に接続され、その内の１つのス
レーブ受信ロジック１６とスレーブ送信ロジック１８が
マスタ側伝送系２のマスタ送信ロジック４及びマスタ受
信ロジック６にそれぞれ接続される。また、各スレーブ
受信ロジック１６及びスレーブ送信ロジック１８は、ス
レーブ側バス２０を介して例えばラッチよりなる出力ポ
ート２２及び例えば３ステートバッファよりなる入力ポ
ート２４にそれぞれ接続される。この場合、異なるスレ
ーブ側伝送系４に対しては異なるスレーブ側バス２０が
用いられる。

【００１０】また、各スレーブ受信ロジック１６及びス
レーブ送信ロジック１８は、スレーブ側バス２０との間
で、それぞれ例えば８ビットのデータ入力ライン、デー
タ出力ラインを有しており、ネットワーク、例えばマス
タ側との間でデータを出力しながら且つ他のデータの入
力を可能にしている。この場合の動作例としては、例え
ばメインＣＰＵ１４はメインのバス１２を通じてデュア
ルポートＲＡＭ１０に出力データを書き込み、制御部８
は、その出力データをデュアルポートＲＡＭ１０から読
み出してマスタ送信ロジック４に転送する。このマスタ
送信ロジック４は、この出力データをプロトコルに従っ
て反転２連送に送信する。

【００１１】一方、スレーブ側伝送系３のスレーブ受信
ロジック１６はマスタ側からのアドレスをラッチし、反
転２連送されたアドレスと自分の先頭アドレスとが一致
しているかをチェックする。そして、一致していたら入
力データをスレーブ送信ロジック１８からマスタ側に送
信しつつマスタ側からの出力データをラッチする。マス
タ受信ロジック６がスレーブ側からのデータ受信を終了
すると、マスタ受信ロジック６のコマンドデータが所定
の値になるので制御部８はこれを判断し、必要に応じて
ビット反転等のデータ加工をした後、デュアルポートＲ
ＡＭ１０に入力データを転送する。そして、メインＣＰ
Ｕ１４はデュアルポートＲＡＭ１０を通してＰＩＯデー
タを入力する。

【００１２】この場合、マスタ側とスレーブ側とのシリ
アル通信の伝送プロトコルは図１に示すように行われ、
１ビットサイクルは図１（Ｂ）に示すように構成され
る。図１（Ｂ）に示すように送信するデータの１ビット
サイクル毎に１ビットサイクルの約１／４の幅のトリガ
ーパルスを出し、これに続いて約１／２の長さのデータ
（例えばＨ＝”０”、Ｌ＝”１”）を乗せ、これに対し
て受信側はトリガーパルスの先端から所定の期間、例え
ば約１／２の長さのところでラッチを行い、１ビットサ
イクル毎のデータをラッチする。

【００１３】このような方式において、マスタ側がある
決められたデータ長、例えば２バイト分を連続して送信
し、スレーブ側に連続して送られてくるデータを順次ラ
ッチし、特性のタイミング、例えば２バイト（１６ビッ
ト分）分の受信完了時にデータ照合（パリティチェック
等）を行い、この後このデータを保持し、データ転送の
終了後一定時間、例えば２ビットサイクルの間、受信が
途絶えたならばカウンタをクリアして次の転送に備える
ようにする。このような方式によりスレーブ側をロジッ
ク回路のみで構成することが可能となる。

【００１４】送信データの構成は、図１（Ａ）に示すよ
うにアドレスＡ、アドレスの反転Ａ−ｂａｒ、出力デー
タＤ、出力データＤ−ｂａｒの反転とし、スレーブ側が
アドレス、アドレス反転及び自己アドレスを比較して一
致した時にそのスレーブ側の入力データＤ_I とコマンド
Ｃ_I を直ちに返送しつつ出力データ、出力データの反転
の一致をみた時、出力データをラッチする。マスタ側は
返送された入力データ、コマンドの着信を待ってこれを
取り込み、直ちに次の送受信サイクルに入る。これによ
り、最小のタイムラグと高い信頼性でパラレル入出力ポ
ートをアクセスすることができる。入出力データは、デ
ュアルポートＲＡＭ１０（図２参照）を介することによ
りマスタの上位のＣＰＵ、すなわちメインＣＰＵ１４に
取り込まれ、従って、メインＣＰＵ１４とマスタ側のＣ
ＰＵ、すなわち制御部８は独自に動くことができる。こ
の場合、もしデュアルポートＲＡＭ１０を設けていない
と、メインＣＰＵ１４がマスタ側ＣＰＵ８に対してデー
タ入出力要求を出した場合には割り込みによってマスタ
ＣＰＵ８の処理を一時中止して上位のメインＣＰＵ１４
との間でデータ入出力を行わなければならないという必
要が生じ、互いにタイムロスとなる。

【００１５】次に、以上のような動作を行うための本発
明の特長とする各送受信ロジックの構成を説明し、その
動作を図７乃至図１３に示す波形図を参照して説明す
る。図３はマスタ送信ロジック４を示す構成図であり、
アドレスラッチＭＴ１は、制御部８のＣＰＵからのアド
レスＡ０〜７を書き込み信号によってラッチ（１時保
持）し、このラッチの出力は次の書き込みがあるまで変
化しない。データラッチＭＴ２はＣＰＵからのデータを
書き込み信号によってラッチし、このラッチの出力は次
の書き込みがあるまで変化しない。データセレクタＭＴ
３〜ＭＴ６、ＭＴ８は、８ビット或いは４ビットの入力
信号から３ビット或いは２ビットの選択信号によって１
つを選択し（８ＩＮ・ＴＯ・１ＯＵＴ或いは４ＩＮ・Ｔ
Ｏ・１ＯＵＴ）出力する。この出力は正論理と負論理が
あるので、セレクタＭＴ３、ＭＴ５、ＭＴ８を正論理と
し、セレクタＭＴ４、ＭＴ６を負論理とすると、各セレ
クタＭＴ４、ＭＴ６からの信号は、それぞれセレクタＭ
Ｔ３、ＭＴ５からの信号に対して反転論理となり、シリ
アル通信における反転２連送照合のための送信データを
容易に構築できる。尚、各セレクタＭＴ３〜ＭＴ６、Ｍ
Ｔ８をシフトレジスタで構成してもよい。これらセレク
タは、全体として３２ビットに対するセレクタとして動
作する。

【００１６】カウンタＭＴ７は、例えば１６ＭＨｚのク
ロックの入力を次々に２分周して行き、カウント数を２
進コードの分周信号（以後、単に分周という）Ａ〜Ｊと
して出力する。カウンタクリア信号の入力によりカウン
トＵＰを中止し、出力は全てリセット（初期状態）され
る。波形生成ロジックＭＴ９は、カウンタＭＴ７からの
分周Ｃ、Ｄ、ＪとデータセレクタＭＴ８のアドレス／デ
ータ信号によって出力波形を生成すると共にカウンタク
リア信号のセット／リセットを行う。また、ＣＰＵから
の書き込み信号によりカウンタクリア信号をリセットす
る。このロジックＭＴ９は、例えば２つのＮＯＲ回路２
６、２８及びＮＡＮＤ回路３０を含み、本実施例ではプ
ログラマブルロジックアレイを用いることを想定してい
るが、ロジックＩＣを用いてもよい。このロジックＭＴ
９の出力は、バイアス抵抗やターミネーション抵抗が接
続されたトランジスタＴＲ１をオン・オフすることによ
り、スレーブ受信ロジックへ向けて出力される。伝送路
としては、例えば図示しないツイストペア線が用いられ
る。

【００１７】このように構成されたマスタ送信ロジック
４では、ＣＰＵからのアドレス及びデータを書き込み信
号によってラッチすると同時にカウンタＭＴ７を始動さ
せ、アドレス、データをＡ７〜Ａ０、Ａ７−ｂａｒ〜Ａ
０−ｂａｒ、Ｄ７〜Ｄ０、Ｄ７−ｂａｒ〜Ｄ０−ｂａｒ
の順に１ビットずつ選択しながら分周信号と合成して送
信波形を生成する。そして全ての送信が終了するとカウ
ンタクリア信号をセットして一連の動作は終了する。

【００１８】図４はスレーブ受信ロジック１６を示す構
成図であり、データ（ＤＡＴＡ−ｂａｒ）は、例えばフ
ォトカプラ３２を介して入力され、この入力部分には次
段のスレーブ受信ロジック４へ同じデータを出力するた
めのトランジスタＴＲ２が接続される。カウンタＳＲ１
は、ＤＡＴＡ−ｂａｒがクリア用ロジックＳＲ３へ入力
するとカウンタＳＲ１クリア信号がリセットされること
によりクロックの分周Ｂ、Ｃ、Ｄを出力する。クリア用
ロジックＳＲ３はカウンタＳＲ１の分周Ｂ、Ｃ、Ｄによ
ってラッチ信号、カウントＵＰ信号、カウンタＳＲ１ク
リア信号を出力する。カウンタＳＲ４は、上記カウント
ＵＰ信号により、分周（カウント信号）をセレクタＳＲ
５及び出力選択ラッチＳＲ６〜ＳＲ９に向けて出力す
る。このカウンタＳＲ４は入力データのビット数カウン
タとして用いられる。セレクタＳＲ５は、カウンタＳＲ
４の分周Ｄ、Ｅ及びクリア用ロジックＳＲ３からのクリ
ア信号によりラッチＳＲ６〜ＳＲ９のいずれかにラッチ
信号を出力する。尚、図中符号ＣＳはチップセレクタを
意味する。出力選択ラッチＳＲ６〜ＳＲ９は、入力され
たアドレス／データをカウンタＳＲ４の分周Ａ、Ｂ、Ｃ
にて指定されたビットへ、セレクタＳＲ５からのラッチ
信号にてラッチする。カウンタＳＲ２は、ＤＡＴＡ−ｂ
ａｒの入力が止まって他方のカウンタＳＲ１の分周があ
る値になってカウンタＳＲ１クリア信号（カウンタＳＲ
２クリア信号の反転）がセットされることによりクロッ
クをカウントし始める。このカウンタＳＲ２より分周Ｅ
が出力されると（２ビットサイクル分の期間の待ち）、
カウンタＳＲ４及び後段のラッチをクリアするためにＣ
ＬＲ、データクリア（ＣＬＲ−ｂａｒ）を出力する。

【００１９】比較器ＳＲ１０は、２つの出力選択ラッチ
ＳＲ６、ＳＲ７にラッチされたアドレスが等しいか否か
をチェックするものであり、通信異常が発生するといず
れかのビットが異なる値となり、アドレス一致信号は出
力されない。比較器ＳＲ１１は、他方の２つの出力選択
ラッチＳＲ８、ＳＲ９にラッチされたデータが等しいか
否かをチェックし、ＥＮ−ｂａｒがアクティブ（ロー）
の時のみ出力する。通信異常が発生するといずれかのビ
ットが異なる値となりデータ一致信号は出力されない。
比較器ＳＲ１２は、アドレス設定スイッチ３４で指定さ
れた内容と送られてきたアドレスが一致するかどうかを
チェックする。複数のスレーブ側伝送系が存在する場合
には、それぞれのアドレスを別々にしておき、マスタ側
との通信を１対１で行うようにする。アドレス一致信号
がＥＮ−ｂａｒに入力し、更にＰ＝Ｑの時ボードセレク
ト信号を出力する。尚、回路ＳＲ６〜ＳＲ１０は、シフ
トレジスタでも構成可能である。

【００２０】図５はスレーブ送信ロジック１８を示す構
成図であり、データセレクタＳＴ１、ＳＴ３は、カウン
タＳＴ４の分周Ｅ、Ｆ、Ｇによって８ビットの入力信号
のうち１つを選択し出力する。セレクタＳＴ１では入力
データを選択し、セレクタＳＴ３ではパリティ生成器Ｓ
Ｔ２で生成したパリティ及びスレーブ側の異常を知らせ
るエラービット、終了コードを選択する。パリティ生成
器ＳＴ２は、データのパリティ（データを全て合計した
結果が偶数であるか奇数であるかを示す）を出力する。
カウンタＳＴ４はスレーブ受信ロジックからのスレーブ
送信信号によってクリアを解除され、分周Ａ〜Ｉを出力
する。分周Ｉを出力した時点（１６ビットサイクル終
了）でクロック入力をキャンセルし、それ以上のデータ
出力を禁止する。データセレクタＳＴ５は、分周Ｈがロ
ーの時は入力データバスのデータを出力し、ハイの時は
コマンドデータを出力する。波形成形ロジックＳＴ６
は、カウンタＳＴ４の分周Ｃ、Ｄと、データ／コマンド
信号によって出力波形を生成する。このロジックＳＴ６
は、例えば２つのＮＡＮＤ回路３６、３８と２つのＮＯ
Ｒ回路４０、４２等を有しており、この出力は、バイア
ス抵抗やターミネション抵抗が接続されたトランジスタ
ＴＲ３をオン・オフすることにより、マスタ受信ロジッ
ク６へ出力される。また、一方のＮＯＲ回路４２には、
他のスレーブ側伝送系からの信号を中断するためのフォ
トカプラ４４が接続されている。

【００２１】図６はマスタ受信ロジックを示す構成図で
あり、例えばフォトカプラ４６を介してＤＡＴＡ−ｂａ
ｒは入力される。カウンタＭＲ１は、ＤＡＴＡ−ｂａｒ
がクリア用ロジックＭＲ２へ入力するとカウンタＭＲ１
クリア信号がリセットされることによりクロックの分周
Ｂ、Ｃ、Ｄを出力する。クリア用ロジックＭＲ２は、カ
ウンタＭＲ１の分周出力と、カウンタＭＲ３の分周Ｄに
よって、ラッチ信号Ｇ１−ｂａｒ、Ｇ２−ｂａｒ、カウ
ントＵＰ信号、カウンタＭＲ１クリア信号を出力する。
このカウンタＭＲ１クリア信号は、次のＤＡＴＡ−ｂａ
ｒの入力まで保持される。カウンタＭＲ３は、カウント
ＵＰ信号により、マスタ側からスレーブ側へデータをダ
ウンロードし始めてからのカウント数（分周）を出力選
択ラッチＭＲ４、ＭＲ６及びクリア用ロジックＭＲ２へ
出力する。出力選択ラッチＭＲ４は、入力されたデータ
をカウンタＭＲ３からの分周Ａ、Ｂ、Ｃにて指定された
ビットへ、クリア用ロジックＭＲ２からのラッチ信号Ｇ
１−ｂａｒのタイミングでラッチする。出力選択ラッチ
ＭＲ６は、入力されたデータをカウンタＭＲ３からの分
周Ａ、Ｂ、Ｃにて指定されたビットへ、クリア用ロジッ
クＭＲ２からのラッチ信号Ｇ２−ｂａｒのタイミングで
ラッチする。出力選択ロジックＭＲ５は、出力選択ラッ
チＭＲ４からのデータとコマンド内のパリティとをサム
チェックし、そのパリティを３ステートバッファＭＲ８
へ出力する。結果のパリティはデータが正しければ常に
一定となる。一方の３ステートバッファＭＲ７はＣＰＵ
が受信したデータを自分のレジスタに取り込むためのも
のであり、他方の３ステートバッファＭＲ８はＣＰＵが
受信したコマンドを自分のレジスタに取り込むためのも
のである。

【００２２】次に、波形図を参照しつつ具体的に説明す
る。図７及び図８は図３に示すマスタ送信ロジック４内
の波形図を、図９乃至図１１は図４に示すスレーブ受信
ロジック１６内の波形図を、図１２は図５に示すスレー
ブ送信ロジック１８内の波形図を、図１３は図６に示す
マスタ受信ロジック６内の波形図をそれぞれ示す。ま
ず、図３、図７及び図８を参照すると、図７（Ａ）、
（Ｂ）に示すようにアドレスバス、データバスの状態は
確定され、確定中に図７（Ｃ）に示す書き込み信号のパ
ルスが発生する。このパルスに対応して、カウンタクリ
ア信号がリセットされてカウンタＭＴ７はカウントを開
始する。このカウンタＭＴ７のカウント開始により、そ
れぞれ順次半分に分周された分周信号Ａ〜Ｊが出力され
る（図７（Ｅ）、（Ｆ）、（Ｇ）、（Ｈ）、（Ｉ）、
（Ｊ）及び図８（Ｃ）、（Ｄ）、（Ｅ）、（Ｆ））。
尚、図７（Ｄ）と図８（Ａ）は同じカウンタクリア信号
を示す。

【００２３】この書き込み信号のパルスによってＣＰＵ
からのアドレス、データはそれぞれアドレスラッチＭＴ
１、ＭＴ２にラッチされ、次の書き込みまで保持され
る。データセレクタＭＴ３〜ＭＴ６、８ビットの入力信
号から、３ビットの選択信号、すなわち分周Ｅ、Ｆ、Ｇ
によって１つを選択して出力する。データセレクタＭＴ
８は、４ビットの入力信号から、２ビットの選択信号
Ｈ、Ｉによって１つを選択する。分周Ｉ、Ｈの組み合わ
せによるデータセレクタＭＴ８の選択は、図７中のＩ、
Ｈコードのところに表され、分周Ｅ、Ｆ、Ｇの組み合わ
せによるデータセレクタＭＴ３〜ＭＴ６の選択は、図７
中のＧ、Ｅ、Ｆコードのところに表される。尚、図中の
１ビットサイクルは図１（Ｂ）中の１ビットサイクルに
対応する。

【００２４】この場合、セレクタＭＴ３、ＭＴ５、ＭＴ
８は正論理、セレクタＭＴ４、ＭＴ６は負論理であると
すると、各セレクタＭＴ４、ＭＴ６の出力は、それぞれ
セレクタＭＴ３、ＭＴ５に対して反転論理となり、シリ
アル通信における反転２連送のための送信データを構築
する。波形成形ロジックＭＴ９は、分周Ｃ、Ｄ、Ｊとア
ドレス／データ信号によって出力波形を形成するもので
ある。すなわち、一方のＮＡＮＤ回路２６の出力は図８
（Ｇ）に示すようにパルス間は１／２ビットサイクルと
なり、他方のＮＡＮＤ回路２８の出力は図８（Ｈ）に示
すように１／２ビットサイクルの間においてＤＡＴＡが
乗せられた信号となり、最終段である入力の反転された
ＮＯＲ回路３０の出力は、図８（Ｉ）に示すようにこれ
らを組み合わせて図１（Ｂ）に示すような１ビットサイ
クルが形成される。この出力信号は、トランジスタＴＲ
１からスレーブ側へ向けて送出される。そして、分周Ｊ
がロジックＭＴ９へ入力されるとカウンタ信号がセット
されてカウンタがクリアされ、８ビットサイクル×４の
期間（図１（Ａ）参照）の反転２連送が完了する。

【００２５】一方、スレーブ受信ロジックにおいては以
下のように動作する。図４、図９乃至図１１に示すよう
にＤＡＴＡ−ｂａｒ（図９（Ａ））がスレーブ受信ロジ
ック１６へ入力されると、クリア用ロジックＳＲ３によ
りカウンタＳＲ１クリア信号（図９（Ｇ））がリセット
され、カウンタＳＲ１はクロックの分周を開始し、分周
信号Ａ、Ｂ、Ｃ、Ｄ（図９（Ｃ）、（Ｄ）、（Ｅ）、
（Ｆ））を出力する。このクリア信号は、次にＤＡＴＡ
−ｂａｒが入力するまで保持される。ＤＡＴＡ−ｂａｒ
の入力がとまってカウンタＳＲ１の分周がある値になる
とカウンタＳＲ１クリア信号（カウンタＳＲ２の反転）
がセットされ（図９（Ｇ））、カウンタＳＲ２がクロッ
クをカウントし始める。これより分周Ｅが出力されると
（２ビットサイクル待ち）、カウンタＳＲ４及び各ラッ
チＳＲ６〜ＳＲ９をクリアする。

【００２６】また、クリア用ロジックＳＲ３は、カウン
タＳＲ１からの分周によってデータラッチ信号（図９
（Ｈ））、カウントＵＰ信号（図９（Ｉ））も出力し、
カウンタＳＲ４はカウントＵＰ信号によりカウントを開
始し、その分周信号Ａ、Ｂ、Ｃ、Ｄ、Ｅ（図１０
（Ｂ）、（Ｃ）、（Ｄ）及び図１１（Ｃ）、（Ｄ））を
ラッチＳＲ６〜ＳＲ９、セレクタＳＲ５へ出力する。上
記データラッチ信号（図９（Ｈ））によって、１ビット
サイクルのトリガーパルスの前端よりも１／２ビットサ
イクルの間、経過した時にデータをラッチすることがで
きる。セレクタＳＲ５はカウンタＳＲ４の分周Ｄ、Ｅ
（図１１（Ｃ）、（Ｄ））及びロジックＳＲ３のラッチ
信号によりラッチＳＲ６〜ＳＲ９のいずれかにラッチ信
号をチップセレクタＣＳへ出力する。その時の選択の態
様は図１１（Ｄ）のＤ、Ｅコードの部分に示される。各
ラッチＳＲ６〜ＳＲ９はカウンタＳＲ４からの分周信号
Ａ、Ｂ、Ｃ（図１０（Ｂ）、（Ｃ）、（Ｄ））にて指定
されたビットへ、セレクタＳＲ５からのラッチ信号に対
応させてラッチする。ラッチされたデータはデータクリ
ア（ＣＬＲ：タイムＵＰ）が入力されるまで保持する。
この時の分周Ａ、Ｂ、Ｃの組み合わせによりラッチＳＲ
６〜ＳＲ９にラッチされるビットは図１０（Ｄ）のＡ、
Ｂ、Ｃコードの部分に示される。

【００２７】比較器ＳＲ１０はラッチＳＲ６、ＳＲ７に
ラッチされたアドレスが等しいか否かをチェックし、一
致するとアドレス一致信号を出力し、通信異常等により
異常が発生していずれかのビットが異なった場合には、
アドレス一致信号を出力しない。比較器ＳＲ１１は、ラ
ッチＳＲ８、ＳＲ９にラッチされたデータが等しいか否
かをチェックし、一致の場合にはデータ一致信号を出力
する。また、比較器ＳＲ１２は、アドレス設定スイッチ
３４にて指定された内容と送られてきたアドレスが一致
するか否かをチェックし、アドレス一致信号がＥＮ−ｂ
ａｒに入力し、更にＰ＝Ｑの時、ボードセレクト信号を
出力する。そして、このボードセレクト信号とデータ一
致信号とに基づいて書き込み信号（図１１（Ｆ））が、
またボードセレクト信号とカウンタＳＲ４の分周Ｅに基
づいて読み出し信号（図１１（Ｅ））が出力され、この
スレーブにおいて、書き込みが開始されることになり、
また、スレーブ送信ロジック１８の送信を可能とする。

【００２８】一方、スレーブ送信ロジック１８では、以
下のように動作する。図５及び図１２に示すようにスレ
ーブ受信ロジック１６からのスレーブ送信信号（図１２
（Ａ）は図１１（Ｅ）に対応）が入力されると、カウン
タＳＴ４はクリアが解除されてカウントを開始し、分周
信号Ａ〜Ｉを出力する。分周Ｉを出力した時点（１６ビ
ットサイクル終了）でクロック入力をキャンセルし、そ
れ以上のデータの出力を禁止する。データセレクタＳＴ
１は分周Ｅ、Ｆ、Ｇによって８ビット入力のうちの１つ
を選択し出力する。このセレクタＳＴ１では入力データ
を選択し、パリティ生成器ＳＴ２は、データのパリティ
を出力する。データセレクタＳＴ３ではセレクタＳＴ２
で生成したパリティ及びスレーブ側の異常を知らせるエ
ラービット、終了コマンドを選択する。

【００２９】データセレクタＳＴ５は、分周Ｈがローの
時、入力データバスのデータを出力し、ハイの時、コマ
ンドデータを出力する。そして、波形成形ロジックＳＴ
６は、分周Ｃ、Ｄとデータ／コマンド信号に基づいて出
力波形を生成するものである。すなわち、一方のＮＡＮ
Ｄ回路３６の出力は図１２（Ｍ）に示すようにパルス間
は１／２ビットサイクルとなり、他方のＮＡＮＤ回路３
８の出力は、図１２（Ｎ）に示すように１／２ビットサ
イクルの間においてＤＡＴＡが乗せられた信号となり、
入力が反転されたＮＯＲ回路４０の出力は図１２（Ｏ）
に示すようにこれらを組み合わせて図１（Ｂ）に示すよ
うな１ビットサイクルが形成される。この出力信号は、
他方の入力が反転されたＮＯＲ回路４２及びトランジス
タＴＲ３を介してマスタ側へ向けて送出される。

【００３０】一方、この送出された信号を受けるマスタ
受信ロジック６（図６参照）においては以下のように動
作する。図１３はマスタ受信ロジック６内の波形を示
す。但し、入力データ、カウンタＭＲ１の分周信号、デ
ータラッチ信号、データ数カウントは図９に示すスレー
ブ受信ロジックの場合と同様である。この場合、図９に
おけるカウンタＳＲ１クリア、カウンタＳＲ２クリアは
カウンタＭＲ１クリア信号として参照し、オールリセッ
ト信号は用いない。

【００３１】ＤＡＴＡ−ｂａｒ（図１３（Ａ））がマス
タ受信ロジック６へ入力されると、クリア用ロジックＭ
Ｒ２によりカウンタＭＲ１クリア信号がリセットされ、
カウンタＭＲ１はカウントを始めて分周信号Ａ、Ｂ、
Ｃ、Ｄ（図１３に図示せず、図９参照）を出力する。ク
リア用ロジックＭＲ２は、カウンタＭＲ１の分周出力と
カウンタＭＲ３の分周Ｄ（図１３（Ｈ））によって、ラ
ッチ信号Ｇ１−ｂａｒ、Ｇ２−ｂａｒ（図１３（Ｂ）、
（Ｃ））、カウントＵＰ信号（図１３（Ｄ））、カウン
トＭＲ１クリア信号を出力する。このクリア信号は、次
のＤＡＴＡ−ｂａｒの入力まで保持される。そして、カ
ウンタＭＲ３は、カウントＵＰ信号により、マスタ側か
らスレーブ側へデータをダウンロードし始めてからのカ
ウント数を分周信号Ａ、Ｂ、Ｃ、Ｄ（図１３（Ｅ）、
（Ｆ）、（Ｇ）、（Ｈ））として出力選択ラッチＭＲ
４、ＭＲ６及びクリア用ロジックＭＲ２に出力する。

【００３２】一方の出力選択ラッチＭＲ４は入力データ
をカウンタＭＲ３の分周信号Ａ、Ｂ、Ｃにて指定された
ビットへ、ロジックＭＲ２からの一方のラッチ信号Ｇ１
−ｂａｒのタイミングでラッチし、他方の出力選択ラッ
チＭＲ６は入力データを同じくカウンタＭＲ３の分周信
号Ａ、Ｂ、Ｃにて指定されたビットへ、ロジックＭＲ２
からの他方のラッチ信号Ｇ２−ｂａｒのタイミングでラ
ッチする。パリティ生成器ＭＲ５は、ラッチ４からの入
力データとコマンド内のパリティをサムチェックし、そ
のパリティを一方の３ステートバッファＭＲ８に出力す
る。結果のパリティはデータが正しければ常に一定とな
る。そして、一方の３ステートジッファＭＲ７を介して
ＣＰＵは自分が受信したデータを一方の出力選択ラッチ
ＭＲ４よりレジスタ内へ取り込み、また、他方の３ステ
ートバッファＭＲ８を介してＣＰＵは自分が受信したア
ドレスを他方の出力選択ラッチＭＲ６よりレジスタ内へ
取り込む。

【００３３】以上のようにして、マスタ側とスレーブ側
との間のデータ伝送を行うことができ、しかも、スレー
ブ側には高価なマイクロプロセッサ等の部品を組み込む
ことなくこれをロジック回路だけで組むことが可能とな
る。上記実施例にあっては、トリガーパルスの先端より
も１／２ビットサイクル経過した時にデータラッチを行
うようにしたが、これに限定されず、トリガーパルスの
送出経過後、データが送出されている時ならばいつでも
データラッチを行うようにしてもよい。また、本実施例
においては、半導体製造装置を例にとって説明したが、
これに限定されず、種々の制御系に適用し得るのは勿論
である。

【００３４】

【発明の効果】以上説明したように、本発明のシリアル
バス通信システムによれば、次のように優れた作用効果
を発揮することができる。１ビットサイクル毎にその先
頭にトリガーパルスを出して引き続いてデータを乗せる
ようにしたので、スレーブ側をロジック回路のみで構成
でき、高価なマイクロプロセッサ等の部品を用いないで
済むので安価に提供することができる。また、１ビッ
トサイクル毎にトリガーパルスを入れるので、従来方式
のようにキャラクタ毎にスタートビットとストップビッ
トを入れる必要もなく、データを高速で伝送できるのみ
ならず、耐ノイズ性も大幅に向上させて信頼性を確保す
ることができる。

【図面の簡単な説明】

【図１】本発明のシリアル通信システムによるデータの
伝送とビットの構成を示す図である。

【図２】本発明のシリアル通信システムの概略構成図で
ある。

【図３】図２に示すマスタ送信ロジックを示す構成図で
ある。

【図４】図２に示すスレーブ受信ロジックを示す構成図
である。

【図５】図２に示すスレーブ送信ロジックを示す構成図
である。

【図６】図２に示すマスタ受信ロジックを示す構成図で
ある。

【図７】マスタ送信ロジックにおける信号の波形を示す
波形図である。

【図８】マスタ送信ロジックにおける信号の波形を示す
波形図である。

【図９】スレーブ受信ロジックにおける信号の波形を示
す波形図である。

【図１０】スレーブ受信ロジックにおける信号の波形を
示す波形図である。

【図１１】スレーブ受信ロジックにおける信号の波形を
示す波形図である。

【図１２】スレーブ送信ロジックにおける信号の波形を
示す波形図である。

【図１３】マスタ受信ロジックにおける信号の波形を示
す波形図である。

【符号の説明】

２マスタ側伝送系３スレーブ側伝送系４マスタ送信ロジック６マスタ受信ロジック８制御部１０デュアルポートＲＡＭ１４メインＣＰＵ１６スレーブ受信ロジック１８スレーブ送信ロジック

Claims

(57)【特許請求の範囲】

【請求項１】マスタ送信ロジックとマスタ受信ロジッ
クを有するマスタ側伝送系とスレーブ送信ロジックとス
レーブ受信ロジックを有するスレーブ側伝送系との間で
パルス幅変調によって情報の通信を行うシステムにおい
て、前記マスタ送信ロジック及びスレーブ送信ロジック
は、送信される情報の１ビットサイクル毎にその先頭に
トリガーパルスを出すと共に引き続いてデータを乗せる
ことを連続的に行なうようにし、前記マスタ受信ロジッ
ク及びスレーブ受信ロジックは、前記トリガーパルスの
前端よりも所定の期間経過した時にデータをラッチする
ことを連続的に行なうように構成したことを特徴とする
シリアルバス通信システム。
【請求項２】各種センサや駆動系を有する半導体製造
装置に使用されるシリアルバス通信システムであって、
マスタ送信ロジックとマスタ受信ロジックを有するマス
タ側伝送系とスレーブ送信ロジックとスレーブ受信ロジ
ックを有するスレーブ側伝送系との間でパルス幅変調に
よって情報の通信を行うシステムにおいて、前記マスタ
送信ロジック及びスレーブ送信ロジックは、送信される
情報の１ビットサイクル毎にその先頭にトリガーパルス
を出すと共に引き続いてデータを乗せることを連続的に
行なうようにし、前記マスタ受信ロジック及びスレーブ
受信ロジックは、前記トリガーパルスの前端よりも所定
の期間経過した時にデータをラッチすることを連続的に
行なうように構成したことを特徴とするシリアルバス通
信システム。
【請求項３】マスタ送信ロジックモジュールとマスタ
受信ロジックモジュールを有するマスタ側伝送ユニット
と、前記マスタ側伝送ユニットと通信するために前記マ
スタ側伝送ユニットに接続され、スレーブ送信ロジック
モジュールとスレーブ受信ロジックモジュールを有する
少なくとも１つのスレーブ側伝送ユニットとにより構成
され、前記マスタ送信ロジックモジュール及び前記スレーブ送
信ロジックモジュールの各々は、ビットサイクル毎にト
リガパルスとこのトリガパルスに続くデータアイテムと
を含むデータを送信することを連続的に行い、前記マス
タ送信ロジックモジュール及び前記スレーブ送信ロジッ
クモジュールの各々は送信データのビットサイクル毎に
１ビットサイクルの略１／４の幅を有するトリガパルス
を出力し、トリガパルスの後に１ビットサイクルの略１
／２のデータアイテムを出力し、そしてトリガパルスの
前縁の後に１ビットサイクルの略１／２に対応するプレ
セット時間が経過したとき前記マスタ受信ロジックモジ
ュール及び前記スレーブ受信ロジックモジュールの各々
はビットサイクル毎にデータアイテムをラッチすること
を連続的に行なうこと特徴とするシリアルバス通信シス
テム。
【請求項４】各種センサや駆動系を有する半導体製造
装置に使用されるシリアルバス通信システムにおいて、
マスタ送信ロジックモジュールとマスタ受信ロジックモ
ジュールを有するマスタ側伝送ユニットと、前記マスタ
側伝送ユニットと通信するために前記マスタ側伝送ユニ
ットに接続され、スレーブ送信ロジックモジュールとス
レーブ受信ロジックモジュールを有する少なくとも１つ
のスレーブ側伝送ユニットとにより構成され、前記マスタ送信ロジックモジュール及び前記スレーブ送
信ロジックモジュールは、ビットサイクル毎にトリガパ
ルスとこのトリガパルスに続くデータアイテムとを含む
データを送信することを連続的に行い、前記マスタ送信
ロジックモジュール及び前記スレーブ送信ロジックモジ
ュールは送信データのビットサイクル毎に１ビットサイ
クルの略１／４の幅を有するトリガパルスを出力し、ト
リガパルスの後に１ビットサイクルの略１／２のデータ
アイテムを出力し、そしてトリガパルスの前縁の後に１
ビットサイクルの略１／２に対応するプレセット時間が
経過したとき前記マスタ受信ロジックモジュール及び前
記スレーブ受信ロジックモジュールの各々はビットサイ
クル毎にデータアイテムをラッチすることを連続的に行
なうこと特徴とするシリアルバス通信システム。