KR100278380B1

KR100278380B1 - 반도체디바이스의 제조장치에 사용되는 통신시스템

Info

Publication number: KR100278380B1
Application number: KR1019940010903A
Authority: KR
Inventors: 쇼리 모쿠오
Original assignee: 다카시마 히로시; 도오교오 에레구토론 큐우슈우 가부시키가이샤; 히가시 데쓰로; 동경 엘렉트론주식회사
Priority date: 1993-05-19
Filing date: 1994-05-19
Publication date: 2001-02-01
Also published as: US5666381A; KR940027045A

Abstract

반도체 디바이스의 제조장치에 사용되는 통신시스템은, 비반전 정보와 이 비반전정보의 반전정보 한 쌍으로서 정보를 송신하는 반전 2 연속 송신 모드로 정보를 송신하는 마스터 송신 로직모듈과 마스터 수신 로직모듈을 가지는 마스터측 전송계와, 세정장치의 복수의 유니트에 각각 설치되고, 각각이 슬레이브 송신 로직모듈과 상기 비반전정보 및 상기 반전정보를 받아서, 비반전정보 및 반전정보의 내용이 일치한 때에 정보를 받아들이는 슬레이브 수신 로직모듈을 가지는 복수의 슬레이브측 전송계에 의하여 구성된다.

Description

반도체디바이스의 제조장치에 사용되는 통신시스템

반도체 디바이스의 제조장치에 사용되는 통신시스템에 관한 것이다. 일반적으로, 반도체 디바이스의 제조장치의 제어장치에 있어서는, 센서 등의 출력을 호스트 컴퓨터가, 읽거나, 이 읽어진 데이터에 따라서 릴레이나 솔레노이드 등을 구동하기 위하여 정보 내지 데이터의 전송이 네트워크적으로 행하여진다. 이 경우, 피제어계는, 일반적으로는 복수의 슬레이브측 전송계를 가지며, 이들 전송계와 호스트 컴퓨터 사이의 인터페이스를 행하기 위하여 슬레이브측 전송계가 마스터측 전송계와 직접 또는 간접적으로 접속된다. 이 마스터측 전송계와 슬레이브측 전송계의 통신에 있어서는, 각각의 계에, 예를 들면 마이크로 컴퓨터 등으로 이루어지는 제어부가 형성되고, 범용적인 인터페이스, 예를들면 직렬전송용으로서 널리 이용되고 있는 전송방식인 RS 232C 등을 사용하여 데이터 전송이 행해진다. 이 전송방식 RS 232C 등에 있어서는, 데이터는 반드시 문자(캐릭터)단위로 보내지고, 이 문자의 전후에 동기정보를 삽입하도록 되어 있다. 즉 시간적으로 문자의 앞에 동기정보로서 스타트 비트를 넣고, 뒤에는 동기정보로서 스톱 비트가 삽입된다.

그런데, 상술한 바와 같은 전송방식으로는, 각 캐릭터마다에 스타트 비트를 형성하지 않으면 안되므로, 전송속도가 늦어진다. 예를 들면 상술한 일반적인 RS 232C에 있어서는, 전송속도가 9600 baud 또는 9600 비트/초이다. 예를 들면 8 비트 어드레스로 관리가능한 256 바이트의 I/O 데이터의 전부가 전송되려면, 전송에 최소한 1∼수초를 요하게 되며, 고속성이 떨어지게 된다는 문제점이 있다. 또한, 상술한 전송방식으로는, 데이터 전송의 도중에 예를 들면 노이즈가 실어져 데이터가 삭제되는 경우에는, 수신측에서는 이것을 확인하는 것이 불가능하고, 에러가 들어가지 쉬우며, 신뢰성이 결여되는 경우도 있다.

또한, 상술한 바와 같이 마스터측 전송계만이 아니고 슬레이브측 전송계에까지 마이크로 프로세서 등의 고가의 집적회로를 형성해야만 하고, 단가가 높게된다고 하는 문제점이 있었다.

또한, 일반적으로는 각종의 피제어장치, 예를 들면 반도체 디바이스 제조장치에는, 여러 가지의 센서나 구동계가 짜넣어져 있고, 이들의 작동상태를 오퍼레이터가 모니터하고 있는 경우가 있으나, 상기와 같은 시스템에서는, 상기 네트워크의 메인 컴퓨터가 인터페이스를 통하여 항상 그 상태를 감시하고 있기 때문에, 이 컴퓨터에 LED등의 발광소자에 의하여 이 온 오프상태를 표시할 수 있는 표시부를 가지고 있는 경우에는, 이 메인 컴퓨터를 조작하므로써 모니터가 가능하다.

그러나, 메인 컴퓨터에 그러한 표시부를 가지고 있지 않은 경우에는, 작동상태의 모니터를 행하는 것이 불가능하다고 하는 문제점이 있었다. 이 경우에는, 슬레이브측 자체의 슬레이브 버스라인에 인터럽트를 걸쳐서 작동상태를 모니터 하는 것도 생각되나, 이 데이터 라인의 입출력은 메인 컴퓨터의 제어하에 놓여 있기 때문에, 슬레이브측으로부터 자유로이 억세스하는 것이 불가능하다.

또한, 메인컴퓨터가 상술한 바와 같은 표시부를 가지고 있어도, 예를 들면 네트워크 자체가 다운되고 있는 경우나 혹은 네트워크가 접속되기 이전에 있어 서의 슬레이브측 자체의 고장시에는 메인컴퓨터측으로부터 피제어장치측의 작동상태를 모니터할 수 없다고 하는 문제점이 있었다.

본 발명의 목적은, 슬레이브측 유니트로부터 고가의 집적회로를 생략하고, 노이즈에 의한 에러를 방지하고, 고속데이터 전송이 가능한, 반도체 디바이스의 제조장치에 사용하는 통신시스템을 제공하는 것에 있다.

제1도는 본 발명의 일 실시예로서, 반도체 디바이스의 제조장치에 사용되는 시리얼 버스 통신시스템의 개략 구성도.

제2도는 제1도의 통신 시스템이 적용되는 반도체 디바이스의 제조장치의 세정장치의 사시도.

제3도는 본 발명의 시리얼 버스 통신 시스템에 의한 데이터의 전송과 비트의 구성을 나타내는 도면.

제4도는 제1도에 나타낸 마스터 송신 로직모듈의 구성도.

제5도는 제1도에 나타낸 슬레이브 수신 로직모듈의 구성도.

제6도는 제1도에 나타낸 슬레이브 송신 로직모듈의 구성도.

제7도는 제1도에 나타낸 마스터 수신 로직모듈의 구성도.

제8도는 마스터 송신 로직모듈에 있어서의 신호의 파형도.

제9도는 마스터 송신 로직모듈에 있어서의 신호의 파형도.

제10도는 슬레이브 수신 로직모듈에 있어서의 신호의 파형도.

제11도는 슬레이브 수신 로직모듈에 있어서의 신호의 파형도.

제12도는 슬레이브 수신 로직모듈에 있어서의 신호의 파형도.

제13도는 슬레이브 송신 로직모듈에 있어서의 신호의 파형도.

제14도는 마스터 수신 로직모듈에 있어서의 신호의 파형도.

제15도는 다른 실시예에 따른 통신시스템의 슬레이브측 전송계의 개략구성도.

제16도는 제15도에 나타낸 서브 오퍼레이션 유니트의 블록구성도.

제17도는 모니터용 도구의 정면도.

제18도는 인터록 시스템을 설명하기 위한 도면.

제19도는 인터록 시스템에 사용되는 솔레노이드와 센서의 관계를 나타내는 도면이다.

* 도면의 주요부분에 대한 부호의 설명

2 : 마스터측 전송계 3, 4, 102 : 슬레이브측 전송계

6 : 마스터 수신 로직모듈 7a : 척세정부 처리부

7b : 제 1 약액 세정부 7c, 7d : 수세부

7e : 제 2 약액 세정부 7f, 7g : 수세부

7h : 척 세정부 7i : 건조부

8 : 제어부 10 : 듀얼포트 RAM

12 : 메인버스 14 : 메인 CPU

16 : 슬레이브 수신 로직모듈 18 : 슬레이브 송신 로직모듈

20 : 슬레이브측 버스 22 : 출력포트

24 : 입력포트 26, 28, 40, 42 : NOR 회로

30, 36, 38 : NAND 회로 32, 44, 46 : 포토커플러

34 : 어드레스 설정스위치 104 : 네트웍 인터페이스부

106, 108 : 단자 110 : 슬레이브 버스

112 : 어드레스선 114 : 데이터 입력선

116 : 데이터 출력선 118 : 콘트롤선

120 : 보드어드레스 설정유니트 122 : 입력단자

124 : 입력측 아이솔레이션 126 : 입력측 인터록 매트릭스

128 : 입출력 모니터 132 : 래치

134 : 출력측 인터록 매트릭스 136 : 출력측 모니터 유니트

138 : 출력측 아이솔레이션 140 : 출력단자

142 : 슬레이브 서브버스 144 : 서브 오퍼레이션 유니트

146 : 셀렉터 148 : 칩셀렉터

152, 156 : 로직모듈 154 : 로직회로

158A, 158B : 로직소자 158C, 158D : 로직소자

160 : 코넥터

162 : 어드레스 설정 로터리 스위치

164 : 모니터/콘트롤 전환스위치

166 : I/O 모니터 읽기/쓰기 전환스위치

168 : 쓰기 스위치 170 : LED 소자

172 : 토글 스위치 174 : 액면레벨 센서

176 : 솔레노이드 178 : 탱크체

180 : 급수라인 182 : 밸브

188 : 비반전 오픈콜렉터 게이트 190 : 반전 오픈콜렉터 게이트

MR1, MR3 : 카운터 M2 : 클리어용 로직

MR4, MR6 : 출력선택 래치 M5 : 출력선택 로직

MR7, MR8 : 3 스테이트 버퍼 M1 : 어드레스 래치

M2 : 데이터 래치 MT3~MT6, MT8 : 데이터 셀렉터

MT7 : 카운터 M9 : 파형생성 로직모듈

SR1, SR4 : 카운터 SR3 : 클리어용 로직모듈

SR5 : 셀렉터 SR6~SR9 : 래치

ST1, ST3, ST5 : 데이터셀렉터 ST2 : 패리티 발생기

ST4 : 카운터

본 발명에 의하면, 마스터 송신 로직모듈과 마스터 수신 로직모듈을 가지는 마스터측 전송계와, 슬레이브 송신 로직모듈과 슬레이브 수신 로직로듈을 가지는 슬레이브측 전송계에 의하여 구성되고, 마스터측 전송계와 슬레이브측 전송계와의 사이에서 정보의 통신을 행하는 통신시스템에 있어서, 마스터측 전송계 및 슬레이브측 전송계의 적어도 한쪽이, 비반전정보와 이 비반전정보의 반전정보와의 한 쌍으로 송신하는 반전 2 연속 송신 모드로 정보를 송신하는 통신시스템이 제공된다.

본 발명에 의하면, 마스터 송신로직 모듈과 마스터 수신로직 모듈을 가지는 마스터측 전송계와, 슬레이브 송신로직 모듈과, 슬레이브 수신로직 모듈을 가지는 슬레이브측 전송계로 구성되며, 마스터측 전송계와 슬레이브측 전송계의 사이에서 정보의 통신을 행하는 통신시스템에 있어서, 마스터 수신로직 모듈 및 슬레이브 수신로직 모듈이, 송신되는 정보의 1 비트 사이클마다에 1 비트 사이클의 거의 정중앙에서 데이터를 래치하는 통신시스템이 제공된다.

[실시예]

제1도에 나타낸 반도체 디바이스 제조장치의 통신 시스템에 의하면, 마스터측 전송계(2)와, 양 마스터측 전송계와 떨어진 위치에 설치되고, 마스터측 전송계(2)와 통신하는 1 또는 복수의 슬레이브 전송계(3 즉, 3₁, 3₂,···)가 설치된다. 슬레이브측 전송계(3₁, 3₂,···)는, 예를 들면 척 세정부 처리부(7a), 제 1 약액세정부(7b), 수세부(7c, 7d), 제 2 약액 세정부(7e), 수세부(7f, 7g), 척 세정부(7h) 및 건조부(7i)를 가지는 반도체 디바이스 제조장치의 세정장치에 제2도에 나타낸 바와 같이 설치된다. 제2도에 나타내는 세정장치는, 동 출원인에 의한 미국특허출원 제 08/197,285 에 상세하게 설명하고 있으므로, 설명은 생략한다.

마스터측 전송계(2)는, 마스터 송신로직 모듈(4)과, 마스터 수신로직 모듈(6)과, 이들 로직(4 및 6)을 제어하기 위하여 예를 들면 마이크로 프로세서(CPU)나 주변회로(ROM, RAM)등을 포함하는 제어부(8)와, 상호방향 메모리 즉 듀얼포트 RAM(10)을 가지고 있으며, 이 듀얼포트 RAM(10)은 VME 버스 등의 메인버스(12)를 통하여 메인 CPU(14)에 연락된다. 한편, 슬레이브측 전송계(3₁, 3₂,···)의 각각은, 슬레이브 수신로직 모듈(16)과, 슬레이브 송신로직 모듈(18)을 가지고 있으며, 슬레이브 수신로직 모듈(16)끼리 및 슬레이브 송신로직 모듈(18)끼리가 연쇄형상으로 접속되고, 그 안의 한개의 슬레이브 수신로직 모듈(16)과 슬레이브 송신로직 모듈(18)이 마스터측 전송계(2)의 마스터 송신로직 모듈(4) 및 마스터 수신로직 모듈(6)에 각각 접속된다.

각 슬레이브 수신로직 모듈(16) 및 슬레이브 송신로직 모듈(18)은, 슬레이브측 버스(20)를 통하여, 예를 들면 래치에 의하여 구성되는 출력포트(22) 및 예를 들면 3 스테이트 버퍼에 의하여 구성되는 입력포트(24)에 각각 접속된다. 경우, 슬레이브 버스(20)는 다른 슬레이브측 전송계(3₁, 3₂,···)에 대하여 각각 독립하여 설치된다.

또한, 각 슬레이브 수신로직 모듈(16) 및 슬레이브 송신로직 모듈(18)은, 슬레이브측 버스(20)와, 예를 들면 8 비트의 데이터 입력라인 및 데이터 출력라인을 통하여 접속되어 있으며, 네트워크, 예를 들면 마스터측 전송계(2)의 사이에서 데이터를 출력하면서 다른 데이터의 입력을 가능하게 하고 있다. 예를 들면, 메인 CPU(14)는 메인버스(12)를 통하여 듀얼포트 RAM(10)에 출력데이터를 써넣고, 제어부(8)는, 그 출력데이터를 듀얼포트 RAM(10)으로부터 읽어내어 마스터 송신로직 모듈(4)로 전송한다. 이 마스터 송신로직 모듈(4)은, 이 출력데이터를 프로토콜에 따라서 반전 2 연속 송신하는, 즉 비반전 어드레스와 반전어드레스의 조를 비반전데이터와 반전데이터의 조를 연속하여 슬레이브측 전송계(3) 즉, 비반전 정보와 그 비반전 정보의 반전 정보와 1 쌍으로서 슬레이브측 전송계(3)로 송신한다.

한편, 슬레이브측 전송계(3)의 슬레이브 수신로직 모듈(16)은 마스터측으로 부터의 어드레스를 래치하고, 반전 2 연속 송신된 어드레스와 자신의 선두어드레스가 일치하고 있는가를 체크한다. 양자가 일치하고 있으면, 슬레이브측 전송계(3)는, 입력데이터를 슬레이브 송신로직 모듈(18)로부터 마스터측 전송계(2)로 송신하면서 마스터측 전송계(2)로부터의 출력데이터를 래치한다.

마스터 수신로직 모듈(6)이 슬레이브측 전송계(3)로부터의 데이터수신을 종료하면, 마스터 수신로직 모듈(6)의 코맨드 데이터가 소정의 값으로 된다. 제어부(8)는 이 코맨드 데이터 값에 응답하여, 필요에 따라서 비트반전 등의 데이터 가공을 한후, 듀얼포트 RAM(10)에 입력데이터를 전송한다. 메인 CPU(14)는 듀얼포트 RAM(10)를 통하여 PIO 데이터를 입력으로서 수신한다. 이 경우, 마스터측 전송계(2)와 슬레이브측 전송계(3)의 리얼통신은 제3(a)도에 나타낸 전송프로토콜에 따라서 행해지고, 이 경우의 1 비트 사이클은 제3(b)도에 나타낸 바와 같이 구성된다.

이 통신에 있어서, 송신측에서는, 제3(b)도에 나타낸 바와 같이 송신하는 데이터의 1 비트 사이클마다에 1 비트 사이클의 약 1/4 폭의 트리거 펄스가 출력되고, 이 펄스에 계속하여 1 비트 사이클의 약 1/2의 길이의 데이터(예를 들면 H=“0”, L=“1”)가 출력된다. 이것에 대하여 수신측에서는, 트리거펄스의 앞둘레로부터 소정의 기간, 예를 들면 1 비트 사이클의 약 1/2 의 길이의 위치에서 래치가 행해지고, 1 비트 사이클마다에 데이터가 래치된다.

상술한 바와 같은 방식에 있어서, 마스터측 전송계(2)가 어떤 결정된 데이터 길이, 예를 들면 2 바이트분을 연속하여 송신하고, 슬레이브측 전송계(3)가 연속하여 보내오는 데이터를 차례로 래치하고, 특정의 타이밍, 예를 들면 2 바이트(16비트분)분의 수신완료시에 데이터 조회(패리티 체크 등)를 행하고, 이후 이 데이터를 유지하고, 데이터 전송의 종료후 일정시간, 예를 들면 2 비트 사이클의 사이, 수신이 두절되었다면 카운터를 클리어하여 다음의 전송에 대비한다.

이러한 방식에 의하여 슬레이브측 전송계(3₁, 3₂,···)가 로직회로만으로 구성하는 것이 가능하다.

송신데이터는, 제3(a)도에 나타낸 바와 같이 비반전어드레스(A), 반전어드레스(), 비반전 출력데이터(D) 및 반전출력데이터()에 의하여 구성된다. 슬레이브측 전송계(3)는, 비반전어드레스, 반전어드레스 및 자기 어드레스를 비교하여, 이들 어드레스가 일치한 때에 그 슬레이브측의 입력데이터(D_I) 및 코맨드(C_I)를 바로 마스터측 전송계(2)로 반송하면서 비반전 출력데이터 및 반전 출력데이터가 일치한 때에, 출력데이터를 래치한다. 마스터측 전송계(2)는 반송된 입력데이터와 코맨드의 착신을 기다리고 이들을 읽어들이고, 바로 다음의 송수신 사이클로 들어간다. 이것에 의하여, 최소의 타임랙과 높은 신뢰성으로 패러럴 입출력포트를 억세스하는 것이 가능하다. 입출력 데이터는, 듀얼포트 RAM(10)(제1도 참조)를 통함으로써 마스터의 상위의 CPU, 즉 메인 CPU(14)로 읽어들인다. 따라서, 메인 CPU(14)와 마스터측 전송계(2)의 CPU, 즉 제어부(8)는 독자로 움직이는 것이 가능하다. 이 경우, 만약 듀얼포트 RAM(10)을 형성하지 않으면, 메인 CPU(14)가 마스터측 CPU(8)에 대하여 데이터 입출력요구를 낸 경우에는 인터럽트에 의하여 마스터 CPU(8)의 처리를 일시 중지하여 상위의 메인 CPU(14)의 사이에서 데이터 입출력을 행하여야만 하며, 이것이 양 CPU 에 의하여 상호간에 타임로스로 된다.

다음에, 이상과 같이 동작을 행하기 위한 본 발명의 특징으로 하는 각 송수신 로직모듈의 구성을 제4도 내지 제7도를 참조하여 설명하며, 그의 동작을 제8도 내지 제14도에 나타낸 파형도를 참조하여 설명한다.

제4도에 나타낸 마스터 송신로직 모듈(4)에 의하면, 어드레스 래치(MT1)는, 제어부(8)의 CPU로부터의 어드레스(A0∼A7)를 써넣기 신호에 의하여 래치(일시유지)하고, 이 래치의 출력은 다음의 써넣기가 있기까지 변화하지 않는다. 데이터 래치(MT2)는 CPU로부터의 데이터를 써넣기 신호에 따라서 래치하고, 이 래치의 출력은 다음의 써넣기가 있을 때까지 변화하지 않는다. 데이터 셀렉터(MT3∼MT6 및 MT8)은, 8 비트 혹은 4 비트의 입력신호로부터 3 비트 또는 2 비트의 선택신호에 의하여 1 개를 선택하여(8 IN˙TO˙1 OUT 또는 4 IN˙TO˙1 OUT), 출력한다. 이 출력은 정논리와 부논리가 있기 때문에, 셀렉터(MT3, MT5 및 MT8)를 정논리로 하고, 셀렉터(MT4 및 MT6)을 부논리로 하면, 셀렉터(MT4 및 MT6)으로부터의 신호는, 각각 셀렉터(MT3 및 MT5)로부터의 신호에 대하여 반전논리로 되고, 시리얼 통신에 따른 반전 2 연속 송신조회를 위한 송신데이터를 용이하게 구축할 수 있다. 또한, 각 셀렉터(MT3∼MT6 및 MT8)을 시프트 레지스터로 구성하여도 좋다. 이들 셀렉터는, 전체로서 32 비트에 대한 셀렉터로서 동작한다.

카운터(MT7)는, 예를 들면 16MHz의 클록의 입력을 차례로 2 분주하여 행하고, 카운트수를 2진 코드의 분주신호(이후, 단순히 분주라 한다) (A∼J)로서 출력한다. 카운터 클리어 신호의 입력에 의하여 카운트 UP 이 중지되고, 출력은 모두 리세트(초기상태)된다. 파형생성 로직모듈(MT9)은, 카운터(MT7)로부터의 분주신호 C, D, J 와, 데이터 셀렉터(MT8)의 어드레스/데이터 신호에 의하여 출력파형을 생성함과 함께 카운터 클리어 신호의 세트/리세트를 행한다. 또한, 파형생성로직 모듈(MT9)은, CPU 로부터의 써넣기 신호에 응답하여 카운터 클리어 신호를 출력하고, 카운터(MT7)를 리세트한다. 이 로직모듈(MT9)은, 예를 들면 2개의 NOR회로(26, 28) 및 NAND 회로(30)를 포함하고, 본 실시예에서는 프로그래머블 로직 어레이를 이용하는 것을 예시하고 있으나, 로직 IC 를 이용하여도 좋다. 이 로직모듈(MT9)의 출력은, 바이어스저항이나 터미네이션 저항을 접속한 트랜지스터(TRI)를 온 오프함으로써, 슬레이브 수신로직 모듈로 향하여 출력된다. 전송로로서는, 예를 들면 도시하지 아니한 트위스트 패어선이 이용된다.

이와 같이 구성된 마스터 송신로직 모듈(4)은, CPU 로부터의 어드레스 및 데이터를, 써넣기 신호에 응답하여 래치함과 동시에 카운터(MT7)를 시동시켜, 어드레스, 비 반전어드레스(A7∼A0), 반전어드레스(), 비 반전데이터(D7∼D0), 반전 데이터()의 순으로 1 비트씩 선택하면서 분주신호와 합성하여 송신파형을 생성하는, 즉 반전 2 연속 송신을 행한다. 모든 송신이 종료하면 카운터 클리어 신호를 세트하여 일련의 동작이 종료한다.

다음에, 제5도를 참조하여, 슬레이브 수신로직 모듈(16)을 설명한다. 반전데이터()는, 예를 들면 포토커플러(32)를 통하여 로직모듈(16)의 입력부로 입력된다. 이 입력부에는 다음단의 슬레이브 수신로직 모듈(4)로 같은 데이터를 출력하기 위하여 트랜지스터(TR2)가 접속된다.가 클리어용 로직모듈(SR3)로 입력되면, 카운터(SR1) 클리어 신호가 리세트된다. 이것에 의하여 카운터(SR1)가 클록의 분주신호(B, C, D)를 출력한다. 클리어용 로직모듈(SR3)은 카운터(SR1)로부터의 분주신호(B, C, D)에 응답하여 래치신호, 카운터 UP 신호, 카운터(SR1)클리어 신호를 출력한다. 카운터(SR4)는, 상키 카운터 UP 신호에 의하여, 분주신호(카운트신호)를 셀렉터(SR5) 및 출력선택 래치(SR6∼SR9)로 출력한다. 이 카운터(SR4)는 입력데이터의 비트수 카운터로서 이용된다. 셀렉터(SR5)는, 카운터(SR4)로부터의 분주신호(D 및 E) 및 클리어용 로직모듈(SR3)로부터의 분주신호에 의하여 래치(SR6∼SR9)의 어느 것인가에 래치신호를 출력한다. 또한, 도면중 부호(CS)는 칩셀렉터를 의미한다.

출력선택 래치(SR6∼SR9)는, 입력된 어드레스/데이터를, 카운터(SR4)로부터의 분주신호(A, B, C)에 의하여 지정된 비트로, 셀렉터(SR5)로부터의 비트신호에 응답하여 래치한다. 카운터(SR2)는,의 입력이 그쳐서 다른 쪽의 카운터(SR1)의 분주신호가 어느 값으로 되어 카운터(SR1) 클리어신호(카운터 SR2 클리어신호의 반전신호)가 세트됨으로써 클록을 카운트하기 시작한다. 이 카운터(SR2)로부터 분주신호(I)가 출력되면(2비트 사이클분의 기간을 가짐), 카운터(SR4) 및 후단의 래치(22)를 클리어하기 위하여 신호(CLR) 및 데이터 클리어()가 카운터(SR4) 및 후단의 래치(22)로 공급된다.

비교기(SR10)는 2개의 출력선택래치(SR6 및 SR7)이 래치된 어드레스가 같은지 아닌지를 체크하기 위하여 설치되고, 통신이상이 발생하면 출력선택래치(SR6 및 SR7)의 어느 것의 비트가 다른 값으로 되고, 어드레스 일치신호는 출력되지 않는다.

비교기(SR11)는 다른 쪽의 2개의 출력선택래치(SR8 및 SR9)에 래치된 데이터가 같은지 아닌지를 체크하고,단자가 액티브(로우)인 때만 출력을 낸다. 통신 이상이 발생하면 래치(SR8 및 SR9)의 어느 것인가의 비트가 다른 값으로 되고, 데이터 일치신호는 출력되지 않는다.

비교기(SRl2)는 어드레스 설정 스위치(34)에 의해 설정된 자신의 어드레스와 보내온 어드레스가 일치하고 있는지 어떤지를 체크한다. 복수의 슬레이브측 전송계가 존재하는 경우에는 각각의 어드레스를 개별로 하여 놓고, 마스터측 전송계(2)와의 통신은 1대 1로 행하도록 한다.

어드레스 일치신호가단자로 입력되고, 다시 P=Q일 때, 비교기(SRl2)는 보드 셀렉트 신호를 출력한다. 또한, 회로(SR6∼SR10)는 시프트 레지스트라도 구성가능하다.

제6도를 참조하여 슬레이브 송신 로직모듈(18)을 설명한다.

데이터 셀렉터(ST1 및 ST3)는 카운터(ST4)의 분주(E, F, G)에 의하여 8비트의 입력신호중 한개를 선택하고, 출력한다. 셀렉터(ST1)에서는 입력데이터를 선택하고, 셀렉터(ST3)에서는 패리티 발생기(ST2)에서 생성한 패리티 및 슬레이브측의 이상을 알리는 에러비트 종료 코드를 선택한다. 패리티 발생기(ST2)는 데이터의 패리티(데이터를 전부 더한 결과가 우수인지 기수인지를 나타냄)를 출력한다. 카운터(ST4)는 슬레이브 수신 로직모듈로부터의 슬레이브 송신 신호에 의하여 클리어를 해제하고, 분주신호(A∼I)를 출력한다. 카운터(ST4)는 분주신호(I)를 출력한 시점(16비트 사이클 종료)에서 클록 입력을 취소하고, 그 이상의 데이터 출력을 금지한다. 데이터 셀렉터(ST5)는 분주신호(H)가 로우일 때는 입출데이터 버스의 데이터를 출력하고, 하이인 때는 코맨드 데이터를 출력한다. 파형 성형 로직모듈(ST6)은 카운터(ST4)의 분주신호(C,D)와, 데이터/코맨드 신호에 의하여 출력파형을 생성한다. 이 로직(ST6)은 예를 들면 2개의 NAND 회로(36, 38)와 2개의 NOR 회로(40, 42)등을 가지고 있으며, 이 출력은 바이어스 저항이나 터미네이션 저항이 접속된 트랜지스터(TR3)를 온·오프함으로써 마스터 수신로직 모듈(6)로 출력된다. 또한 한쪽의 NOR회로(42)에는 다른 슬레이브측 전송계로부터의 신호를 중단하기 위한 포토커플러(44)가 접속되어 있다.

제7도를 참조하여 마스터 수신 로직모듈(6)을 설명한다.

예를 들면 포토커플러(46)를 통하여 반전가 로직모듈(6)로 입력된다. 카운터(MR1)는 반전가 클리어용 로직(MR2)으로 입력하면, 카운터(MR1) 클리어 신호가 리세트됨으로써 클록의 분주신호(B, C, D)를 출력한다.

클리어용 로직(MR2)은 카운터(MR1)의 분주출력 및 카운터(MR3)의 분주신호(D)에 웅답하여 반전 래치 신호(Gl 및 G2), 카운터 UP신호, 카운터(MR1)클리어 신호를 출력한다.

이 카운터(MR1)클리어 신호는, 다음의 반전가 입력될 때까지 유지된다.

카운터(MR3)는 카운터 UP신호에 의하여 마스터측 전송계로부터 슬레이브측 전송계로 데이터를 다운 로드 하기 시작하면서부터의 카운트 수(분주)를 출력선택래치(MR4 및 MR6), 및 클리어용 로직모듈(MR2)로 출력한다. 출력선택래치(MR4)는 입력된 데이터를 카운터(MR3)로부터의 분주신호(A, B, C)에서 지정된 비트로 클리어용 로직(MR2)으로부터의 래치신호(G1)의 타이밍으로 래치한다. 출력선택래치(MR6)는 입력된 데이터를 카운터(MR3)로부터의 분주신호(A, B, C)에서 지정된 비트로 클리어용 로직(MR2)으로부터의 래치신호(G2)가 타이밍으로 래치한다. 출력선택로직(MR5)은, 출력선럭래치(MR4)로부터의 데이터와 코맨드 내의 패리티를 합계 체크하고, 그 패리티를 3스테이트 버퍼(MR8)로 출력한다. 결과의 패리티는 데이터가 바르다면, 통상 일정으로 한다. 한쪽의 3 스테이트 버퍼(MR7)는 CPU가 수신한 데이터를 자신의 레지스터에 써넣기 위하여 형성되고, 다른 쪽의 3 스테이트 버퍼(MR8)는 CPU가 수신한 코맨드를 스스로의 레지스터로 써넣기 위하여 설치된다.

다음에 파형도를 참조하여 상술한 로직모듈의 동작을 구체적으로 설명한다.

제8도 및 제9도는 제4도에 나타낸 마스터 송신 로직모듈(4) 내의 파형도를, 제10도 내지 제12도는 제5도에 나타낸 슬레이브 수신 로직모듈(16)내의 파형도를, 제13도는 제6도에 나타낸 슬레이브 송신 로직모듈(18) 내의 파형도를, 제14도는 제7도에 나타낸 마스터 수신 로직모듈(6)내의 파형도를 각각 나타낸다.

먼저, 제4도 제8도, 및 제9도를 참조하면 제8도에 나타낸 바와 같이 어드레스 버스 및 데이터 버스의 상태가 확정되고, 이 상태 확정 중에 제8도에 나타낸 바와 같이 써넣기 신호의 펄스가 발생한다.

이 펄스에 대응하여 카운터 클리어 신호가 리세트되어 카운터(MT7)는 카운트를 개시한다. 이 카운터(MT7)의 카운트 개시에 의하여 제8도 및 제9도에 나타낸 바와 같이 각각 차례로 반으로 나누어 분주된 분주신호(A∼J)가 카운터(M7)로부터 출력된다.

이 써넣기 신호의 펄스에 의하여 CPU로부터의 어드레스 및 데이터는 각각 어드레스 래치(MT1 및 MT2)에 래치되고, 다음에 써넣기 까지 이 래치에 유지된다. 데이터 셀렉터(MT3∼MT6)는 8비트의 입력신호로부터 3비트의 선택신호, 즉, 분주신호(E, F, G)에 의하여 1개의 입력신호를 선택하여 출력한다. 데이터 셀렉터(MT8)는 4비트의 입력신호로부터 2비트의 선택신호(H 및 I)에 의하여 한개의 입력신호를 선택한다.

분주신호(I 및 H)의 조합에 의한 데이터 셀렉터(MT8)의 선택은 제8도 중의 I 및 H코드에 의하여 나타나고, 분주신호(E, F, G)의 조합에 의한 데이터 셀렉터(MT3∼MT6)의 선택은 제8도중, (G, E, F) 코드에 의하여 나타낸다. 또한 도면중의 1비트 사이클은 제3(b)도 중의 1비트 사이클에 대응한다.

이 경우, 셀렉터(MT3, MT5, MT8)는 정논리, 셀렉터(MT4, MT6)는 부논리라고 하면, 셀렉터(MT4 및 MT6)의 출력은 각각 셀렉터(MT3 및 MT5)에 대하여 반전논리로 되고, 시리얼 통신에 있어서의 반전 2연속 송신을 위한 송신 데이터를 구축한다.

파형 성형 로직모듈(MT9)은 분주신호(C, D, J)와 어드레스/데이터 통신에 의하여 출력파형을 형성한다 즉, 한쪽의 NAND회로(26)의 출력은 제9도에로서 나타낸 바와 같이 펄스 사이는 1/2비트 사이클로 되고, 다른 쪽의 NAND 회로(28)의 출력은 제9도에로서 나타낸 바와 같이 1/2 비트 사이클의 사이에서가 실어진 신호로 되어 최종단인 입력의 반전된 NOR회로(30)의 출력이 제9도에로 나타낸 바와 같이 이들을 조합시켜서 제2(b)도에 나타낸 바와 같은 1비트 사이클이 형성된다. 이 출력신호는 트랜지스터(TR1)로 부터 슬레이브측으로 향하여 송출된다.

그리고, 분주신호(J)가 로직모듈(MT9)로 입력되면, 카운터 신호가 세트되어 카운터가 클리어 되고, 8비트 사이클 × 4의 기간(제2(a)도 참조)의 반전 2 연속송신이 완료한다.

한편, 슬레이브 수신 로직모듈은 다음과 같이 동작한다.

제5도, 제10도 내지 제12도에 나타낸 바와 같이 반전입력 데이터()가 슬레이브 수신로직모듈(16)로 입력되면 클리어용 로직모듈(SR3)에 의하여 카운터(SRI) 클리어 신호()(제9도)가 리세트되고, 카운터(SR1)는 클록의 분주를 개시하고, 분주신호(A, B, C, D)(제9도)를 출력한다. 이 클리어 신호()는 다음에가 입력하기까지 로직모듈(SR3)로 유지된다.

반전 입력 데이터(DATA)의 입력이 그쳐 카운터(SR1)의 분주가 어떤 값으로 되면, 카운터(SR1) 클리어 신호(카운터 SR2의 반전신호)가 세트되고(제9도), 카운터(SR2)가 클록을 카운트하기 시작한다. 이것으로부터 분주(E)가 출력되면(2비트 사이클을 대기), 카운터(SR4) 및 각 래치(SR6∼SR9)를 클리어 한다.

또한, 클리어용 로직모듈(SR3)은 카운터(SR1)로부터의 분주에 의하여 데이터 래치신호() 및 카운트 UP신호()(제9도) 도 출력하고, 카운터(SR4)는 카운트 UP신호에 의하여 카운트를 개시하고 그 분주신호(A, B, C, D, E)(제11도 및 제12도)를 래치(SR6∼SR9), 셀렉터(SR5)로 출력한다. 상기 데이터 래치신호()(제9도)에 의하여 1비트 사이클의 트리거 펄스의 앞 가장자리로부터도 1/2비트 사이클의 사이, 경과한 때에 데이터를 래치하는 것이 가능하다. 셀렉터(SR5)는 카운터(SR4)의 분주신호(D 및 E)(제12도) 및 로직(SR3)의 래치신호에 의하여 래치(SR6∼SR9)의 어느 것에 래치신호를 칩셀렉터(CS)로 출력한다. 그 때의 선택의 형태는 제12도의 D, E 코드의 부분에 나타낸다.

각 래치(SR6∼SR9)는 카운터(SR4)로부터의 분주신호(A, B, C)(제11도)에서 지정된 비트로 셀렉터(SR5)로부터의 래치신호에 대응시켜서 래치한다. 래치된 데이터는 데이터 클리어(CLR : 타임 UP)가 입력될 때까지 유지한다. 이 때의 분주신호(A, B, C)의 조합에 의하여 래치(SR6 ∼SR9)로 래치되는 비트는 제11도의 A, B, C 코드의 부분에 나타낸다.

비교기(SR 10)는 래치(SR6, SR)에 래치된 어드레스가 같은 지의 여부를 체크하고, 일치하면 어드레스 일치신호를 출력하고, 통신이상 등에 의하여 이상이 발생하여 어느 것인가의 비트가 다른 경우에는, 어드레스 일치신호를 출력하지 않는다. 비교기(SR11)는, 래치(SR8, SR9)에 래치된 데이터가 같은 지의 여부를 체크하고, 일치하는 경우에는 데이터 일치신호를 출력한다. 또한, 비교기(SR12)는, 어드레스설정 스위치(34)에서 지정된 내용과 보내어 온 어드레스가 일치하고 있는지를 체크하고, 어드레스 일치신호가 반전단자로 입력되고, 다시 P=Q 인 때 보드셀렉트 신호를 출력한다. 이 보드셀렉트 신호와 데이터 일치신호에 기초하여 써넣기 신호(제12도)가, 또한 보드셀렉트 신호와 카운터(SR4)의 분주(E)에 기초하여 읽어내기 신호(제12도)가 출력되고, 이 슬레이브에 있어서, 써넣기가 개시되는 것으로 되고, 또한, 슬레이브 송신로직 모듈(18)의 송신을 가능하게 한다.

한편, 슬레이브 송신 로직모듈(18)은, 이하와 같이 동작한다. 제5도 및 제12도에 나타낸 바와 같이 슬레이브 수신로직 모듈(16)로부터의 슬레이브 송신신호(제12도는 제11도에 대응)가 입력되면, 카운터(ST4)는 클리어가 해제되어 카운트를 개시하고, 분주신호(A∼I)를 출력한다. 분주신호 I를 출력한 시점(16비트 사이클 종료)에서 클록입력을 취소하고, 그 이상의 데이터의 출력을 금지한다.

데이터 셀렉터(ST1)는 분주신호(E, F, G)에 의하여 8 비트 입력중 1 개를 선택하고, 출력한다. 이 셀렉터(ST1)에서는 입력데이터를 선택하고, 패리티 생성기(ST2)는, 데이터의 패리티를 출력한다. 데이터 셀렉터(ST3)에서는 셀렉터(ST2)에서 생성한 패리티 및 슬레이브측 전송계의 이상을 알리는 에러 비트 종료코맨드를 선택한다.

데이터 셀렉터(ST5)는, 분주신호(H)가 로우일 때, 입력 데이터버스의 데이터를 출력하고, 하이인 때, 코맨드 데이터를 출력한다. 파형성형 로직(ST6)은, 분주신호(C, D)와 데이터/코맨드 신호에 기초하여 출력파형을 생성한다. 즉, 한쪽의 NAND 회로(36)의 출력은 제12도에 나타낸 바와 같이 펄스사이는 1/2 비트 사이클로 되고, 다른 쪽의 NAND 회로(38)의 출력은, 제12도에 나타낸 바와 같이 1/2 비트 사이클의 사이에 있어서 DATA가 올라탄 신호로 되어, 입력이 반전된 NOR 회로(40)의 출력이 제12도에 나타낸 바와 같이 이들을 조합하여 제2(b)도에 나타낸 바와 같이 1 비트 사이클이 형성된다. 이 출력신호는, 다른 쪽의 입력이 반전된 NOR 회로(42) 및 트랜지스터(TR3)를 통하여 마스터측으로 향하여 송출된다.

한편, 이 송출된 신호를 받는 마스터 수신 로직모듈(6)(제7도 참조)에 있어서는 이하와 같이 동작한다.

제14도는 마스터 수신로직 모듈(6)내의 파형을 나타낸다. 단, 입력데이터, 카운터(MR1)의 분주신호, 데이터 래치신호, 데이터수 카운트는 제11도에 나타내는 슬레이브 수신 로직모듈의 경우와 마찬가지이다. 이 경우 제10도에 있어서의 카운터(SR1)클리어, 카운터(SR 2)클리어는 카운터(MR1) 클리어 신호로서 참조하여, 올 리세트신호는 사용하지 않는다.

반전데이터()가 마스터 수신로직 모듈(6)로 입력되면, 클리어용 로직(MR2)에 의하여 카운터(MR1)클리어 신호가 리세트 되고, 카운터(MR1)는 카운트를 개시하여 분주신호(A, B, C, D)(제14도에 나타내지 않음, 제10도 참조)를 출력한다. 클리어용 로직(MR2)은, 카운터(MR1)의 분주출력과 카운터(MR3)의 분주신호(D)에 의하여, 래치신호(), 카운트 UP신호, 카운터(MR1)클리어 신호를 출력한다. 이 클리어 신호는, 다음의 반전 데이터()의 입력까지 유지된다. 카운터(MR3)는, 카운트 UP 신호에 의하여, 마스터측 전송계로부터 슬레이브측 전송계로 데이터를 다운로드하기 시작하면서부터의 카운트수를 분주신호(A, B, C, D)로서 출력선택래치(MR4, MR6) 및 클리어용 로직(MR2)으로 출력한다.

한쪽의 출력선택래치(MR4)는, 입력데이터를 카운터(MR3)의 분주신호(A, B, C)에서 지정된 비트로, 로직(MR2)으로부터의 한쪽의 래치신호()의 발생타이밍으로 래치하고, 다른 쪽의 출력선택래치(MR6)는, 입력데이터를 같은 카운터(MR3)의 분주신호(A, B, C)에 지정된 비트로, 로직(MR2)로부터의 다른 쪽의 래치신호()의 발생타이밍에서 래치한다. 패리티 생성기(MR5)는, 래치(4)로부터의 입력데이터와 코맨드내의 패리티를 합계체크하고, 그 패리티를 한쪽의 3 스테이트 버퍼(MR8)로 출력한다. 결과의 패리티는 데이터가 바르면 항상 일정하게 한다.

CPU(8)는, 한쪽의 3 스테이트 버퍼(MR7)를 통하여 스스로가 수신한 데이터를 한쪽의 출력선택래치(MR4)로부터 자기의 레지스터내로 취하여 넣고, 또한, CPU(8)는, 다른쪽의 3 스테이트 버퍼(MR8)를 통하여 자신이 수신한 어드레스를 다른 쪽의 출력선택래치(MR6)로부터 자기의 레지스터내로 써넣는다.

이상과 같이 하여, 마스터측 전송계(2)와 슬레이브측 전송계(3)의 사이의 데이터 전송을 행하는 것이 가능하고, 또한, 슬레이브측 전송계(3)에는 고가의 마이크로 프로세서 등이 부품을 조립하지 않고 이것을 로직회로만으로 구성하는 것이 가능하다.

상기 실시예에서는, 트리거펄스의 앞쪽보다 1/2 비트 사이클 경과한 시점에서 데이터 래치가 행하고 있으나, 이것에 한정하지 않고, 트리거펄스의 송출경과후, 데이터가 송출되고 있을 때라면 어느때라도 데이터 래치를 행하도록 하여도 좋다.

상술한 실시예에 의하면, 1 비트 사이클마다에 그의 선두에 트리거 펄스를 내고 계속하여 데이터를 태우도록 하였으므로, 슬레이브측 전송계를 로직회로만으로 구성할 수 있으며, 고가의 마이크로프로세서 등의 부품을 필요로 하지 않으므로, 단가절감이 실현될 수 있다. 또한, 1 비트 사이클마다 트리거펄스를 넣으므로, 종래 방식과 같이 캐릭터마다에 스타트 비트와 스톱 비트를 넣을 필요가 없고, 데이터를 고속으로 전송할 수 있을 뿐 아니라, 노이즈내성도 대폭으로 향상시켜 신뢰성을 확보하는 것이 가능하다.

다음에, 제15도를 참조하여 다른 실시예를 설명한다.

이 실시예에 의하면, 슬레이브측 전송계(102)는, 내부에, 네트워크 인터페이스부(104)를 가지고, 이 인터페이스부(104)는, 메인 컴퓨터를 가지는 네트워크에 단자(106 및 108)를 통하여 데이터의 송수신이 가능하게 접속되어 있다. 통상은, 네트워크에는, 복수의 슬레이브측 전송계(102)가 접속되어 있다. 이들 슬레이브측 전송계(102)는 제2도에 나타낸 바와 같이 세정장치의 적정장소에 설치된다.

각 슬레이브측 전송계(102)는, 슬레이브버스(110)와 접속되어 있으며, 단말유니트, 예를 들면 세정장치에 설치된 각종 센서나 구동계의 사이에서 데이터나 콘트롤신호의 송수신을 행한다. 그를 위하여, 이 버스(110)는, 예를 들면 4 비트의 어드레스선(112)과, 8 비트의 데이터 입력선(114)과, 8 비트의 데이터 출력선(116)과, 읽어내기, 써넣기, 리세트를 행하는 신호를 송출하는 콘트롤선(118)을 가지고 있다.

네트워크 인터페이스부(104)에는, 해당 슬레이브측 전송계(102)를 특정하기 위한 어드레스를 설정하는 보드어드레스 설정유니트(120)가 접속되어 있다.

단말유니트를 위한 입력단자(122)는, 입력측 아이솔레이터(124), 입력측 인터록 매트릭스(126) 및 본 발명의 특징으로 하는 입출력모니터 유니트(128)를 통하여 입력셀렉터(130)로 접속되고, 이 셀렉터(130)는 슬레이브 버스(110)의 어드레스선(112), 데이터 입력선(114) 및 읽어내기를 위한 콘트롤선(118)에 접속된다.

또한, 래치(132)에는, 어드레스선(112), 데이터출력선(116) 및 써넣기를 위한 콘트롤선(118)이 접속되고, 이 후단은 상기 입력측 인터록 매트릭스(126)와 상호간에 관련한 출력측 인터록 매트릭스(134), 본 발명의 특징으로 하는 출력측 모니터 유니트(136) 및 출력측 아이솔레이터(138)를 통하여 출력단자(140)로 접속된다.

데이터 입출력선(114 및 116)에 있어서의 신호상태, 즉 각종 센서 등의 동작상태를 모니터하는 것은, 슬레이브측 버스(110)의 입출력이 네트워크측의 컴퓨터에 점유되어 있기 때문에, 슬레이브측으로부터는 임의로 제어하는 것이 불가능하다. 그래서, 본 실시예에 있어서는, 보조적으로 독립한 모니터 전용의 슬 레이브 서브버스(142)를 슬레이브 버스(110)를 따라서 설치하고 있다. 이 슬레이브 서브버스(142)로서는, 예를 들면 8 비트가 사용되고, 서브 오퍼레이션 유니트(144)를 통하여 인터페이스 유니트(104)로 접속된다. 이 슬레이브 서브 버스(142)를 따라서, 예를 들면 4 비트의 슬레이브 서브 버스용의 서브버스 어드레스 셀렉터(146)가 설치된다. 이 셀렉터(146)는, 칩셀렉터(148)를 통하여 입력측 모니터 유니트(128) 및 출력측 모니터(136)로 접속되고, 이들을 선택가능하게 하고 있다. 각 모니터 유니트(126 및 136)의 각 출력은, 상기 슬레이브 서브버스(142)로 접속되어 있으며, 필요에 따라서 모니터할 수 있다.

한편, 상기 서브 오퍼레이션 유니트(144)는, 제16도에 나타낸 바와 같이 구성되어 있다. 즉, 서브 오퍼레이션 유니트(144)에는, 슬레이브 서브버스(142)의 콘트롤 신호 및 써넣기 신호(WR)가 각각 입력되는 로직소자(158A)와 (158B) 및 이들 로직소자(158A 및 158B)의 출력신호를 각각 입력으로 하여 받는 로직소자(158C 및 158D)가 설치된다. 로직소자(158C 및 158D)의 출력단자는, 말단유니트(111)의 출력로직 모듈(152) 및 로직모듈(156)에 각각 접속된다. 또한, 서브오퍼레이션유니트(144)에는, 네트워크 인터페이스 유니트(104)로부터 리세트 신호에 응답하여 데이터의 써넣기/읽어내기를 행하는 3 스테이트 버퍼(150) 및 슬레이브 버스(142)의 어드레스를 받고, 어드레스 하위 비트를 추출하는 로직회로(154)가 설치된다. 즉, 서브오퍼레이션 유니트(144)는, 슬레이브 서브버스(142)를 네트워크 인터페이스 유니트(104)로 접속하고 있다.

즉, 이 실시예는, 네트워크를 접속하기 전이나 네트워크가 다운하고 있는 때에도 슬레이브측 전송계(102)에 대하여 슬레이브 서브버스(142)측으로부터 출력 데이터를 써넣도록 되어 있다. 또한, 도면중 로직회로에 나타낸 번호는, 소자의 제품번호이다.

제17도는, 슬레이브 전송계(2)에 있어서, 데이터 입출력선의 모니터를 행하거나, 출력데이터를 써넣기 위한 모니터용 도구를 나타내며, 이 모니터용 도구는 코넥터(160)를 통하여 상기 서브 오퍼레이션 유니트(144)에 접속된다.

이 모니터용 도구는, 8 비트마다의 전환을 어드레스 설정에 의하여 행하는 어드레스 설정 로터리 스위치(162), 모니터/콘트롤 전환 스위치(164), I/O 모니터 읽기/쓰기 전환스위치(166), 슬레이브측에서 써넣기시에 사용하는 쓰기 스위치(168), 8 비트 데이터에 각각 대응하여 온·오프를 나타내는 8 개의 LEB 소자(170) 및 이들에 대응한 토글스위치(172)등이 형성된다. 본 실시예에 있어서는, 슬레이브측에 있어서는 예를 들면 1 보드 당 4 채널을 가지는 기판이 4매 설치되어 있는 것으로부터 전부 모니터 등을 하기에는 16 채널의 전환이 필요하게 되고, 그를 위하여, 어드레스 설정 로터리 스위치(162)는 119 채널 전환가능하게 되어 있다.

제18도는, 제15도에 있어서의 인터록 매트릭스(126 및 134)를 나타내는 도면으로서, 제15도중의 부재와 동일부분에 대해서는 동일부호를 부여하였다. 이 실시예에 있어서는, 액면레벨 센서(174)와 급수라인에 설치된 밸브를 구동하는 솔레노이드(176)의 관계를 취하여 설명한다. 이러한 종류의 인터록이 사용되는 장치의 일예는, 제19도에 나타내고 있으며, 예를 들면 탱크체(178)내에 급수라인(180)으로부터 급수를 행하는 경우, 이 라인의 개폐를 행하는 밸브(182)를 솔레노이드(176)에 의하여 제어하는 장치로서, 이 때의 급수의 상한은 액면 레벨센서(174)에 의하여 검출되고, 필요이상의 급수를 금지하는 것이다.

제18도에 나타낸 바와 같이 레벨센서(174)에는, 전원으로부터 예를 들면 12V의 전력의 공급을 받는 구동체, 예를 들면 밸브 드라이버(182)가 접속되고, 이 구동체(182)의 출력은 트랜지스터(184)의 베이스에 접속된다. 이 트랜지스터(184)의 콜렉터에는, 예를 들면 포토트랜지스터로 이루어지는 아이솔레이션(124)(제15도 참조)의 발광다이오드에 접속된다. 이 아이솔레이션(124)의 수광소자는, 3 스테이트 버퍼(186)를 통하여 슬레이브 버스의 데이터 출력선에 접속된다.

또한, 솔레노이드(176)는 전원과 예를 들면 포토커플러로 이루어지는 아이솔레이션(138)의 트랜지스터를 통하여 그라운드에 접속되어 있으며, 이 아이솔레이션(138)의 발광다이오드는, 슬레이브 버스의 데이터입력선에 접속된 래치(132)가 접속되어 있으며, 솔레노이드 구동신호가 입력된 때에, 아이솔레이션(138)의 트랜지스터를 온으로 하고, 솔레노이드(176)에 구동전류를 흘린다.

아이솔레이션(124)과 한쪽의 3 스테이트 버퍼(186)의 사이의 라인과, 래치(132)와 다른 쪽의 아이솔레이션(138)의 사이의 라인을 접속하고 비반전 오픈콜렉터 게이트(188)가 설치되어 있다. 이 오픈 콜렉터 게이트(188)는, 오픈의 때는 하이 임피던스상태로 되고, 입력이 로우인 때는, 온 상태로 된다. 또한, 이 부분을 터미널로 하여 반전 오픈 콜렉터 게이트(190)와 병설시키면, 논리를 반대로 하는 때에는, 이 반전 오픈콜렉터 게이트(190)를 병설시켜 놓으면, 논리를 반대로 하는 때에는, 이 반전오픈 콜렉터(190)를 이용하면 좋다.

다음에, 이상과 같이 구성한 본 실시예의 동작에 대하여 설명한다.

먼저, 제15도에 있어서 통상의 동작에서는, 예를 들면 어드레스선(112)에 의하여 어드레스가 확정되고, 그 후, 콘트롤선(118)을 통하여 라이트인에이블신호 또는 리드 인에이블신호가 송출되어, 써넣기나 읽어내기의 타이밍이 결정된다. 예를 들면, 입출력계통에 각각 4개의 칩을 가지고 있는 것으로 하면, 8 비트씩의 보드가 입력측에 4개, 출력측에 4개로 되고, 전체로서 64 개의 데이터로 된다. 어드레스선(112)의 어드레스 정보의 하위 2 비트에 의하여 칩이 선택되고, 대응하는 데이터의 입출력이 행해진다.

한편, 슬레이브측에 있어서 모니터나 데이터의 써넣기를 행하는 경우에는, 서브 어드레스 셀렉터(146)에 소망의 어드레스 정보를 흘림으로써 칩 셀렉터(148)는, 칩 셀렉터 신호를 만든다. 이것에 의하여 대응하는 채널의 보드출력이 슬레이브 버스(142)에 출력되어 오는 것이 된다. 이 내용이 모니터부(128 및 136)에서 모니터되는 것이 된다. 예를 들면, 이 경우의 서브 버스어드레스 신호로서는, 4 비트가 이용되고, 상위 2 비트로 4개의 보드의 내로부터 1 개를 선택하고, 하위의 2 비트로 4 바이트의 내로부터 1 개를 선택한다. 이것에 의하여, 제17도에 나타낸 모니터용 도구에 있어서의 LED 소자(170)는 데이터 상태로 대응하여 점멸상태를 취하고, 이것을 인식함으로써, 데이터를 모니터하는 것이 가능하다.

이 경우, 모니터하려고 하는 채널을 전환하고자 하는 경우에는, 어드레스 설정 로터리 스위치(162)를 조작함으로써 8 비트마다 전환하여 다른 원하는 채널의 데이터를 모니터한다.

또한, 네트워크를 접속하기 전의 슬레이브측 전송계(102)의 네트워크가 다운한 상태에서 출력데이터를 써넣는 경우에는 로터리 스위치(162)에서 소망하는 어드레스를 특정함과 함께 모니터/콘트롤 전환스위치(164)를 콘트롤측으로 전환하고, 토글스위치(172) 및 써넣기 스위치(168)를 조작함으로써 원하는 출력데이터를 써넣는 것이 가능하다.

한편, 제18도에 나타낸 인터록 동작은, 표 1에 나타낸 동작상태를 취한다.

여기서는, 탱크체(178)내의 저수(貯水)가 상한 레벨로 달하여 액면레벨센서(174)에 의하여 검출된 상태에 있어서, 제어계의 오신호에 의하여 급수를 위한 밸브(182)를 열도록 솔레노이드(176)에 대하여 구동지령이 입력된 경우를 나타낸다.

표에 나타낸 바와 같이 센서(174)가 비검출인 경우(급수의 상한까지 달하지 않음)에는, 센서측의 트랜지스터(184)는 오프이므로, 포인트(A1)는 하이로 되고, 포인트(A2)의 아이솔레이션(124)은 오프, 포인트(A3)는 하이로 된다. 그러므로 포인트(A4)인 비반전 오픈콜렉터 게이트(188)는 오픈상태(하이 임피던스 상태)로 된다. 따라서, 지령측의 신호에 따라서 포인트(A5)인 아이솔레이션(138)은 온·오프하고, 이 지령에 따라서 솔레노이드는 온·오프 구동된다.

이것에 대하여, 센서(174)가 검출인 경우(급수의 상한까지 달하고 있는 경우)에는 센서측의 트랜지스터(184)는 온이므로, 포인트(A1)는 로우로 되고, 포인트(A2)의 아이솔레이션(124)은 온, 포인트(A3)는 로우로 된다. 그러므로 포인트(A4)의 비반전 오픈콜렉터 게이트(188)는 로우, 즉 온 상태로 된다. 따라서 포인트(A5)인 아이솔레이션(138)에는 지령측의 신호의 하이 로우에 관계없이 항상 로우인 상태로 되어 전류를 흐르지 않는다. 오프상태가 유지된다. 따라서, 포인트(A6)는 하이상태로 되므로 솔레노이드(176)에는, 전류측으로부터 전류가 흐르지 않고, 이 구동을 저지하여 인터록을 거는 것이 가능하다.

이 경우, 동작논리를 역으로 하고자 하는 경우에는, 비반전 오픈 콜렉터 게이트(188)에 더하여 반전 오픈 콜렉터 게이트(190)를 이용하여 좋다.

또한 상기 실시예에 있어서는, 반도체 제조장치의 제어계의 입출력시스템을 예를 들어 설명하였으나, 이것에 한정되지 않는 것은 물론이다.

상기 실시예에 의하면, 모니터용의 슬레이브 서브 버스를 설치하도록 하였으므로, 네트워크의 제어를 저해하는 일이 없이 슬레이브 버스내의 데이터를 모니터하는 것이 가능하다.

Claims

마스터 송신 로직모듈과 마스터 수신 로직모듈을 가지는 마스터 측 전송계와, 상기 마스터측 전송계와 통신하기 위해 상기 마스터측 전송계에 접속되고, 슬레이브 송신 로직 모듈 및 슬레이브 수신 로직 모듈을 가지는 적어도 1 이상의 슬레이브측 전송계를 포함하고, 상기 마스터 송신 로직 모듈 및 상기 슬레이브 송신 로직 모듈의 각각은 트리거 펄스를 포함하는 데이터 및 각 비트사이클마다 상기 트리거 펄스에 이어지는 데이터 항목을 전송하고, 상기 마스터 송신 로직 모듈 및 상기 슬레이브 송신 로직 모듈의 각각은 전송될 데이터의 각 비트사이클마다에 1 비트사이클의 약 1/4 폭의 트리거 펄스를 출력하고, 이 트리거 펄스 이후에 1 비트 사이클의 약 1/2의 데이터 항목을 출력하며, 상기 마스터 수직 로직 모듈 및 상기 슬레이브 수신 로직 모듈의 각각은, 1 비트사이클의 약 1/2에 대응하는 시간의 프리세트 길이가 상기 트리거 펄스의 선두 모서리 이후에 경과한 때 비트 사이클마다에 데이터 항목을 래치하는 것을 특징으로 하는 통신시스템.
제1항에 있어서, 상기 마스터 송신 로직 모듈 및 상기 슬레이브 송신 로직 모듈의 각각은 상기 데이터 및 상기 데이터의 반전 데이터를 전송하는 수단을 갖고, 상기 슬레이브 수신 모듈은 데이터 에러를 체크하기 위해 상기 데이터를 상기 반전 데이터와 비교하는 데이터 체크 수단을 갖는 것을 특징으로 하는 통신시스템.
제2항에 있어서, 상기 슬레이브 송신 로직 모듈은 슬레이브 전송 신호에 응답하여 발생된 분주 신호에 따라, 데이터 패러티를 선택하기 위한 데이터 셀렉터, 상기 슬레이브측 전송계의 비정상 상태를 알려주기 위한 에러 비트, 및 종료 코멘트를 갖는 것을 특징으로 하는 통신시스템.
복수의 처리 장치를 갖는 세정 장치를 포함하는 반도체 제조장치에 사용되는 통신시스템에 있어서, 마스터 송신 로직 모듈과 마스터 수신 로직 모듈을 가지는 마스터측 전송계와, 상기 세정 장치의 최소한 몇 개의 상기 처리 장치에 각각 장착되고, 상기 마스터측 전송계와 통신하기 위해 상기 마스터측 전송계에 접속되고, 슬레이브 송신 로직 모듈 및 슬레이브 수신 모듈을 각각 가지는 복수의 슬레이브측 전송계를 포함하고, 상기 마스터 송신 로직 모듈 및 상기 슬레이브 송신 로직 모듈은 트리거 펄스를 포함하는 데이터 및 각 비트사이클마다 상기 트리거 펄스에 이어지는 데이터 항목을 전송하고, 상기 마스터 송신 로직 모듈 및 상기 슬레이브 송신 로직 모듈은 전송될 데이터의 각 비트사이클마다에 1 비트사이클의 약 1/4 폭의 트리거 펄스를 출력하고, 이 트리거 펄스 이후에 1 비트 사이클의 약 1/2의 데이터 항목을 출력하며, 상기 마스터 수신 로직 모듈 및 상기 슬레이브 수신 로직 모듈의 각각은, 1 비트사이클의 약 1/2에 대응하는 시간의 프리세트 길이가 트리거 펄스의 선두모서리 후에 경과한 때 비트 사이클마다에 데이터 항목을 래치하는 것을 특징으로 하는 통신시스템.
제4항에 있어서, 상기 마스터 송신 로직 모듈 및 상기 슬레이브 송신 로직 모듈의 각각은 상기 데이터 및 상기 데이터의 반전 데이터를 전송하는 수단을 갖고, 상기 슬레이브 수신 모듈은 데이터 에러를 체크하기 위해 상기 데이터를 상기 반전 데이터와 비교하는 데이터 체크 수단을 갖는 것을 특징으로 하는 통신시스템.
제5항에 있어서, 상기 슬레이브 송신 로직 모듈은 슬레이브 전송 신호에 응답하여 발생된 분주 신호에 따라, 데이터 패러티를 선택하기 위한 데이터 셀렉터, 상기 슬레이브측 전송계의 비정상 상태를 알려주기 위한 에러 비트, 및 종료 코매트를 갖는 것을 특징으로 하는 통신 시스템.