KR880001419B1 - 교환 가능한 인터페이스회로 배치 및 그 동작방법 - Google Patents

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기간 버나드
시. 코첸로이터 폴
제이. 샤아닌 데이빗
엠. 사렛 로날드
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디지탈 이퀴프먼트 코포레이션
토마스 시. 시크만
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Abstract

내용 없음.

Description

교환 가능한 인터페이스회로 배치 및 그 동작방법
제1도는 시스템 전체의 개략적 블록도.
제2도는 데이타처리 시스템의 유지수단에 설치된 인터페이스회로카드의 더욱 상세한 블록도.
제3도는 우선 순위회로의 블록도.
제4도는 우선 순위레벨이 어떻게 선택되는 가를 설명하는 블록도의 집합.
제4a도는 인터페이스회로카드에 대한 여러가지의 우선 순위 레벨을 보여주는 테이블.
제5도는 우선 순위를 결정하고 요구에 응하는 회로의 블록도.
제6도는 프로그램 가능 우선 순위장치의 블록도.
* 도면의 주요부분에 대한 부호의 설명
11 : 파워 업회로 13 : 중앙처리장치
15 : 데이타 어드레스 버스 17 : 2방향 신호 경로
19 : 제어 논리회로 23 : 판정회로
25, 27, 29 : 인터페이스 선택회로카드 31, 33, 35 : 데이타 응답 수단
37 : 라인 39 : 선택 존재 레지스터
40, 59 : 1방향 데이타 플로우 경로 41 : 키보드
42, 44 : 인터페이스 회로 43 : 프린터
45 : RAM 46 : 인터럽트 제어수단
47 : ROM 49 : 장치 디코더
51 : 위치 어드레스 디코더 53 : 모기판
55, 81, 105, 110, 115, 120, 141, 139, 101, 103 : 라인
57 : 제로 P. A. 라인 59 : 라인
61, 62, 64 : 2방향 전류 경로 65, 67 : 데이타 경로
69, 111, 117, 137, 121, 75, 77, 76, 78, 97, 107 : 커넥터단자
71 : 정합 커넥터단자 73 : 홀더
83, 85, 87, 89, 91, 93, 95 : 버퍼 99 : 논리회로
109 : 디코더장치 113 : 어드레스 레지스터
117 : 데이타 레지스터 122 : 데이타 포오트
123 : ROM 125 : 작동신호 발생기
131, 203 : 카운터 133, 214 : 논리회로
153, 191, 207 : AND게이트 161 : OR게이트
163, 193 : NAND게이트 165, 195, 197 : 플립플롭
187 : NOR게이트 175 : 드라이버게이트
190 : 카드제어 논리회로 199 : 동기 레지스터
201 : ROM 204 : 레지스터
205 : 판정 제어회로 215 : 비교기
본 발명은 컴퓨터 시스템(특히 전임의 숙련된 프로그래머를 고용하지 않은 소형 콤퓨터 시스템)의 사용자가 자유로이, 안심하고 개개의 필요 또는 요망에 따라서 비디오 디스플레이장치, 플로피디스크 데이타 기억장치, 하드디스크 데이타 기억장치, 프린터, 통신설비, 전환관리 시스템등의 시스템 주변장치를 부착하거나 떼어내어서 시스템을 형성하거나 변경하는 것에 관한 것이다.
예를 들면, 종래 기술 시스템중 어떤 것에 있어서는, 사용자가 실제의 회로구성 또는 옳바른 회로카드를 시스템의 샛시의 옳바른 걸어 맞춤위치에 설치하지 못한 경우, 주변장치는(접속된 것으로 간주되어서) 정상동작을 못하며 게다가 전체적인 시스템도 정상동작하지 않는다.
모듈을 추가하므로서 데이터처리 시스템의 기억용량이 증대하고, 또 모듈과 주변장치를 처리시스템에 추가하므로서 동작 특성이 증대한다는 것은 콤퓨터분야에 잘 알려져 있다.
그러나, 지금까지는 이런 "모듈라"의 추가나 제거가 가능한 시스템은, 다수의 하드웨어(회로구성)가 모듈(즉, 인터페이스회로 및 주변장치)의 추가를 받아들이는 특징을 구비하여야 되었다.
예를 들면, 종래 시스템의 제1의 특징은 각 인터페이스회로카드가 그것의 일부로서 내재적 디코딩회로를 갖는 것이며, 이에 따라 주 시스템이 모듈라장치와 통신할 필요가 있을때, 인터페이스회로(카드)를 유지하는 슬롯 수단중의 실제의 위치에 관계없이, 인터페이스회로는 어드레스될 수 있다. 종래 기술에 있어서, 이런 디코더회로는 소정형식의 각 모듈라장치 (예를 들면, 플로피디스크장치)에 대해 표준 어드레스회로 구성이 구비되어 있으며, 표준 어드레스를 변경할 필요가 있는 경우, 어드레스 디코딩회로에 대해 점퍼 또는 와이어랩의 변경이 추가되거나 행해져서 어드레스가 변경된다. 세번째로, (각 인터페이스회로가 어드레스 가능하기 때문에) 이런 시스템에는 어느 정도의 교환 가능성이 있는 반면, 그런 시스템으로는 통상 인터페이스회로카드는 일군의 능동 인터페이스회로간의 우선 순위의 결정방법을 실현하기 위해 순번으로 배치된 슬롯중에 있어야 했다. 종래의 기술에서는, "순번의"슬롯중의 순차주사하는 회로구성은 "직렬(daisy chain)"형이었다. 이런 구성에서는 능동 인터페이스회로카드들간에 빈 슬롯이 있어서는 않되며 종래 기술에 있어서는 이것이 제약으로 되어 있다. 또한, 추가할 수 있는 모듈라 주변장치가 증가하면, I/O장치의 어드레스를 위하여 필요한 분의 메모리 스페이스의 량 그자체가 증대한다. 더우기, 종래 기술에서는 진단 루틴명령은 주시스템의 기억장치중에 기억되어 있으므로, 선택적으로 추가 가능한 모듈라장치의 수가 증가하면, 인터페이스회로(및 주변장치 자체)를 위한 진단 루틴을 기억하기 위하여 필요한 분의 메모리 스페이스의 량이 증가한다.
전술한 바와 같이, 메모리 스페이스의 사용이 증가하면 당연히 문제를 해결하는 프로그램에 사용할 수 있는 메모리 스페이스의 량이 감소한다. 이러한 메모리의 감소는 추가비용을 들여서 기억용량을 추가함으로서 보충된다. 본 발명은 각 인터페이스회로카드상에 어드레스 디코딩회로를 설치할 필요를 제거하고, 우선 순위 결정방식을 받아들이기 위하여 인터페이스회로카드의 특정의 슬롯에서의 "순서설정"을 제거하며, 능동적인 인터페이스회로 사이에 빈 슬롯이 있어도 좋도록하고, 선택적 주변장치의 수가 증가했을 때의 어드레스를 수용하기 위한 메모리 어드레스 스페이스를 사용할 필요를 제거하며, 선택적 주변장치수가 증가했을 때에 추가된 진단 명령을 진단 명령을 수용하기 위한 기억용량의 낭비를 억제하기 위한 것이다.
본 발명은, 각 인터페이스회로카드가 샛시에 삽입되면, 카드가 삽입된 특정의 물리적위치에 선택카드가 존재함을 나타내는 신호가 발생한다. 더우기, 본 시스템에서는 각 회로카드는 어드레스 단자가 데이타처리 시스템중의 디코더회로에 차례대로 접속되어 있는 유지수단에 있는 위치 어드레스 단자에 접속된다.
이들의 특징의 제1에 의해, 회로가 그 장소에 어드레스되어 있지만 이런 회로가 없는 경우, 시스템이 통신이 없는 것으로 간주하지 않고 회로가 불완전한 것으로 간주한다. 특징의 제2에 의해, 임의의 회로카드를 어드레스하는 하드웨어가 감소되고, 또 회로카드를 교환할 수 있도록 하는 시스템의 자기구성이 간단히 된다.
또한, 본 발명은 각 인터페이스 카드는, 인터페이스 카드가 그의 위치 어드레스로서 어드레스되어 있는 경우, 어느 인터페이스 카드가 존재하는 가를 나타내는 복수의 신호를 발생하는 수단을 가지며, 바람직한 실시예에서는 ROM이다. 이 특징에 의해 시스템은 특정의 인터페이스회로카드(즉, 특정의 주변장치)를 나타내는 어드레스신호에 응답하여 슬롯 어드레스를 "탐색해 내는"데에 사용하는 구성표를 메모리중에 작성하는 것이 가능하다. 또한, 본 발명은 2개 이상의 인터페이스 카드가(협동하는 주변장치에 따라서) 공통 데이타 플로우 경로의 제어를 필요로 하는 때에, 소정의 우선 순위로 어느 필요한 인터페이스 카드가 제어되어야 하는 가를 결정하는 판정장치를 제공한다.
본 발명의 특징과 목적은 첨부 도면에 따른 이하의 설명에 의해 더욱 명백해질 것이다.
제1도를 참조하면, 1방향으로 흐르는 데이타 플로우 경로로 중앙처리장치(이하 CPU로 약기함)(13)에 접속되고 1방향 데이타 플로우 경로로 데이타 어드레스 버스(15)(D/A버스(15))에 접속되는 "파워 업(power-up)"회로(11)가 있다. CPU(13)는 2방향 신호 플로우 경로로 데이타 어드레스 버스(15)에 접속되어 있다.
또한, CPU(13)는 2방향 신호 경로(17)로 제어 논리회로(19)에 접속되어 있다. 제어 논리회로(19)는 2방향 신호 경로에 의해 D/A버스(15)에 결합되어 있고, 2방향 신호 경로에 의해 판정회로(23)에 결합되어 있다. 제어 논리회로(19)는 시스템 전체의 많은 회로소자에 C.S.라고 표시된 제어신호를 공급한다.
제1도의 우측에는 3개의 인터페이스 선택회로카드(25), (27), (29)가 도시되어 있다. 인터페이스 카드(27)과 (29) 사이의 점선은 상기 시스템에 이용 가능한 다수의 다른 인터페이스회로가 존재한다는 것을 나타낸다. 바람직한 실시예에 있어서는, 6개의 이러한 인터페이스회로 선택카드가 있다. 각 인터페이스 선택카드(25), (27), (29)는 각각 2방향 신호 플로우경로를 통해 협동하는 데이타 응답수단(31), (33) 및 (35)에 접속된다. 데이타 응답수단은 예로써 플롭피 디스크 드라이브, 하드디스크 드라이브, 비디오 디스플레이장치, 전화시스템 또는 다른 것들과 함께 사용되는 통신설비, 테이프 드라이버등의 주변장치를 들수 있다.
각 인터페이스회로 선택카드는 라인(37)들 중 대응하는 하나의 라인을 통해서 선택 존재 레지스터(39)에 접속되어 있다.
선택 존재 레지스터(39)는 1방향 데이타 플로우경로(40)에 의해 데이타 어드레스 버스(15)에 접속되어 있다. 다수의 데이타 플로우 경로는 도면중에 2중선으로 도시되어 있는데, 이것은 데이타의 통과량이 큰것, 또는 복수의 라인으로 된 것을 나타내기 위해서이다.
그러나, 도면중에 단일선으로 도시된 데이타 플로우 경로의 어느 것이나 실제로는 다수의 전선 또는 그들이 접속되어 있는 유니트에의 수개의 오옴접속을 나타낸다.
각 인터페이스회로 선택카드(25), (27) 및 (29)는 2방향 신호 경로(65)에 의해 판정회로(23)에 접속되고, P.A.(위치 어드레스)라고 표시된 1방향 전류 경로(59등)를 통해서 데이타 어드레스 버스(15)에 접속된다. 또한, 각각의 인터페이스회로 선택카드(25), (27) 및 (29)는 2방향 신호 경로(61, 62 및 64)에 의해 데이타 어드레스버스(15)에 접속된다. 인터페이스회로 선택카드로 부터 데이타 어드레스 버스(15)에의 이들 다양한 경로의 의의는 이하의 설명에 따라 명확해질 것이다.
제1도의 좌하부분에는, 2방향 신호 플로우 경로에 의해 인터페이스회로(42)를 통해서 데이타 어드레스 버스(15)에 접속된 키보드(41)가 표시되어 있고, 2방향 신호 플로우 경로에 의해 인터페이스회로(44)를 통해서 데이타 어드레스 버스(15)에 접속된 프린터(43)도 표시되어 있다. 또한, 1방향 신호 경로에 의하여 D/A버스(15)에 접속된 인터럽트 제어수단(46)이 표시되어 있다. 인터럽트 제어회로(46)의 우측에는 2방향 경로(63)에 의하여 데이타 어드레스 버스(15)에 접속된 RAM(등속 호출 기억장치)(45)이 있고, RAM(45)의 우측에는, 데이타 어드레스 버스(15)에 2방향적으로 접속된 ROM(판독 전용 기억장치)(47)이 있다.
마지막으로, 1방향 데이타 플로우 경로에 의하여 D/A버스(15)에 접속된 장치 디코더(49)와, 1방향 데이타 경로에 의하여 D/A버스(15)에 접속된 위치 어드레스 디코더(51)가 도시되어 있다.
시스템에 전원이 최초로 접속되거나 켜지면, "파워-업"회로는 4개의 직류전원, 바람직한 실시예에서 예를들면 +5볼트, -12볼트 +12볼트 및 0볼트의 전원을 형성한다. 직류전원의 발생은 종래의 방법으로 행해지기 때문에, 당업자에게는 잘 알려져 있다. 본 시스템에서는 전원이 안정되었을때, 제1의 "파워 OK"신호가 발생하여 CPU(13)에 전송되고, 이것에 의해 CPU는 제어 논리회로(19)와 협력하여 시스템중으이 전 유니트를 클리어 및/또는 리세트하는 리세트 또는 클리어신호를 발생시키는 명령을 ROM(47)으로 부터 인출한다. 본 명세서에서는 데이타처리 시스템의 대부분은 발명이 그것에 속하지 않으므로 표시하지 않고, 또한 설명을 간단히 하기 위하여, 데이타처리 시스템 그 자체의 대부분은 상세히는 설명하지 않았다. 현재 설명하고 있는 것은 발명에 관한 설명을 명확히 이해하기 위한 배경설명이다. 동작을 주지의 콤퓨터회로에 관하여 설명하는 경우, 설명은 그것에 대하여 하게 될 것이다. 현재 설명중의 동작, 특히 CPU관계의 그것에 대해서는, CPU(13)는 1개 또는 복수개의 CPU 칩일 수 있고, 여러 집적회로 제조업체로 부터 구입 가능하다. 바람직한 실시예에서는, CPU는 디지탈 이큅먼트사 발행, 1981년 저작의 간행물 "마이크로 콤퓨터 앤드 메모리"에 기재되어 있는 형식의 CPU로 족하다. ROM(47)는 시판되는 ROM중 어떤 것이라도 좋으며, 바람직한 실시예에서, ROM(47)은 텍사스 인스트루먼트사 제조의 TMS-4764이다.
제어 논리회로(19)는 제1의 기간은 어드레스 스트로브신호, 그후 무신호기간, 이어서 데이타 스트로브신호 및 그후의 무신호 기간을 행하고, 선행하는 클럭신호 사이클의 후에는 그 자체를 반복하는 클럭신호 발생기를 포함해야 한다. 제어회로는 명령에 따라 클럭발생기를 "공동작"시키는 것이 가능해야 된다. 또한, 제어회로는데이타신호 플로우 또는 어드레스신호 플로우를 공통 데이타 플로우 경로에 또는 이 경로로부터 흐르는 독출신호 또는 기록신호와 같은 제어신호를 공급할 수가 있어야 한다. 이러한 제어회로는 여러가지 방법으로 실현될 수 있으며, 그런 방법들은 콤퓨터 등의 데이타처리장치 분야의 당업자에게는 주지사항이다.
클리어조작의 후에, 제2의 "파워-OK"신호가 "파워 업"회로에 의해 발생되고, 이 신호는 CPU(13)에 전송된다. 제2의 "파워-OK"신호에 따라서, CPU(13)는 ROM(47)으로 부터 명령을 인출하고, 큰 파선으로 에워싸서 표시한 모기판(mother board)(53)상의 시스템 유니트는 진단루틴이 행해진다. 진단루틴은 콤퓨터 분야에서는 주지되어 있으므로 이런 루틴은 본 명세서에서는 논하지 않는다.
시스템이 진단 루틴 또는 모기판(53)상의 주요 유니트의 테스트를 마친후, ROM(47)으로 부터의 명령에 의해 CPU(13)는 제어 논리회로(19)를 통하여 선택 존재 레지스터(39)를 어드레스하며, 특히 라인(55)에 신호가 있는지 없는지를 알아내기 위하여 그것의 제로위치를 문의한다. 인터페이스회로 선택카드(25)가 유지수단 또는 상기 카드를 유지하는 시스템의 샛시부의 슬롯에 물리적으로 삽입된 경우, 제로위치에 존재하는 카드가 있음을 나타내는 신호를 라인(55)에 공급하는 스위치가 닫힌다. 시스템은 상기 결정을 행하기 위해 먼저 레지스터(39)에 문의한다. 왜냐하면, 그렇게 하지 않고 직접 인터페이스회로카드(25)를 어드레스하는 스텝으로 진전하게되면, 어떠한 이유에서이건 그 카드에 문의했다 하더라도, 존재해야 할 카드가 결여되어 있음은 시스템에 카드(25)상의 회로가 정상적으로 동작하지 않고 있다는 것을 지시하게 되며, 더욱 사정이 나쁠경우, 동작이 "단절"되는 원인이 되기 때문이다.
시스템이 레지스터(39)에 문의하여 라인(35)에 신호가 존재한다는 사실을 결정하고 난후, 시스템은 ROM(47)로 부터의 다른 명령에 따라서 슬롯제로에 대한 어드레스신호를 위치 어드레스 디코더(51)에 보낸다. 위치 어드레스 디코더(51)은 (바람직한 실시예에서는) 여섯개의 다른 P.A.신호를 발생시킬 수 있다. 전술한 바와 같이, 바람직한 실시예에서는 여섯가지의 선택방법이 있으며, 따라서, 6개의 선과 6개의 그러한 신호가 도시되어 있는데, 선택방법의 수를 달리해도 된다. 제로위치의 어드레스신호가 위치 어드레스 디코더(51)에 전송되므로, 제로 P.A. 라인(57)만이 신호를 가지며, 이것은 데이타 어드레스 버스(15)로 전송되고, 그곳으로부터 라인(59)를 따라 인터페이스회로 선택카드(25)로 전송된다. 제2도에서 알 수 있는 바와 같이 라인(59)상의 신호는 카드(25)상의 어떤 논리회로를 동작시킨다.
바람직한 실시예에 있어서, 위치 어드레스 디코더(51)에 어드레스신호를 공급하는 동일한 어드레스 워드는 또한 2방향 전류 경로(61)을 통하여 비트 또는 신호도 인터페이스 카드(25)에 공급한다.
바람직한 실시예에서는 7개의 이런 비트가 이용 가능하지만 다른 갯수의 비트도 이용 가능하다. 7비트의 경우, 128개의 어드레스를 인터페이스 카드(25)(또한 적당한 시간에 다른 인터페이스 카드의 전부에)에 공급할 수 있다. 제1의 동작에서는, 보통 7비트가 인터페이스회로에서 디코더되어 인터페이스 카드상의 기억장치가 어떤 인터페이스 카드가 존재함을 입증하는 신호를 전송하거나 발생하게 한다. 따라서, 시스템이 초기에 슬롯위치에 어드레스한 것에 따라서, 인터페이스 카드가 존재한다는 것을, 그러므로 주변장치가 특정의 슬롯 또는 유지수단 위치에 접속되어 있다는 것을 가리키는 한조의 확인신호가 인터페이스 카드로부터 전송된다. 이 확인신호는 시스템에 의해 구성표를 메모리중에 만드는 것을 돕기위해 사용된다. 이것은 여러가지의 소프트웨어 기술에 따라서 행해질 수 있다. 바람직한 실시예에서는 메모리의 어떤 일부가 회로카드의 위치 어드레스에 관한 정보를 기억하기 위하여 확보되어 있다. 슬롯 위치 어드레스로 구성표의 일부분으로서 메모리의 일정부분에 기억된다. 구성표로 부터 위치 어드레스를 인출하는데 사용된 어드레스 정보는 인터페이스회로카드상에 있는 ROM(123)(제2도)로 부터 얻어지는 확인신호에 의하여 일부 생성된다. 이러한 방법으로 예를 들어 플롭피 디스크로 부터의 응용 프로그램이 진행중이고 프로그램은 인터페이스회로(25)와 연관된 주변장치를 어드레스하는 것을 의도하는 경우, 확인신호는 구성표를 어드레스하기 위하여 일부 사용되며, 따라서 위치 어드레스신호가 그것으로부터 인출되어서 카드(25)가 끼워져 있는 슬롯제로용의 P.A.신호를 발생하는 디코더(51)에 전송된다.
전술한 특징은 인터페이스 카드를 끼울 수 있는 6개의 슬롯중 어떤 것에도 용이하게 바꿔넣을 수 있도록 하는 특징중의 하나이다. 인터페이스회로카드는 그 자신의 확인신호를 발생하고 그 신호들은 메모리중에 구성표를 작성하기 위하여 일부 사용되기 때문에, 프로그램은 시스템이 어떤 인터페이스회로카드가 어떤 위치에 있다는 것을 알기위하여 변경될 필요는 없다. 자기 형상은 투명해도 좋고 사용자에게 미지의 것으로도 좋다.
이런 시스템은 시스템과 함께 사용하는 임의의 수의 인터페이스회로를 가질 수 있고, 이 수는 응용을 확대함에 따라 증가함으로, 이전에는, 이 시스템은 시스템의 메모리의 많은 부분을, (1) 사용될 수 있는 인터페이스 카드의 각각에 I/O어드레스를 제공하고, (2) 시스템의 메모리중의 사용될 수 있는 인터페이스회로의 각각에 동작되는 진단 루틴을 기억하는데에 할애했다.
본 시스템은 슬롯을 어드레스 가능하게하고, 몇개의 카드가 사용되는가에 관계없이(종래 장치에서는 N개의 회로카드에 쓰는 어드레스분에 비해) 단지 6개의 슬롯을 어드레스시키기 위한 구성표를 작성하므로서 회로카드 어드레스용의 메모리 어드레스분의 사용을 경감한다. 더우기, 본 시스템은 각 회로카드에 진단 루틴 또는 개개의 카드의 인터페이스회로의 중요한 요소를 테스트하는 한 조의 명령을 기억하는 기억장치를 구비하여서, 사용될 수 있는 각 회로카드용의 진단 루틴을 기억하지 않아도 된다.
시스템은 ROM으로 부터의 명령으로 선택 존재 레지스터(39)에 의해 선택카드가 존재하는 가의 여부를 발견하기 위해 각 유지 수단 위치를 레스트하도록 동작을 계속하고, 선택카드가 존재하는 각 위치로부터 각 위치에서의 인터페이스회로 존재의 확인신호를 계속 인출한다. 자기구성의 완료 후, 시스템은 일부가 각 슬롯의 회로를 나타내는 어드레스 신호에 응답하여 각 슬롯 또는 유지 부재위치를 정확히 어드레스할 준비를 한다.
그후에, 시스템은 각 카드(25), (27) 및 (29)에 진단 루틴을 작동시켜서 동작을 속행한다. 시스템은 그들의 어드레스로써 인터페이스회로를 어드레스하고, 각 카드상의 ROM이 회로카드의 중요한 요소의 각각을 테스트하는 RAM(45)에 명령을 차례차례 돌려보내는 일련의 스텝들을 밟도록 하여서 상기의 것을 완료한다. 이것은 제2도의 검토에 따라 더 잘 이해될 것이다.
인터페이스회로카드의 상호 연관성에 연관되어 일어날 수 있는 다른 문제는 실제로 2개 이상의 인터페이스카드 또는 주변장치가 공통 데이타 플로우 경로의 제어를 요구하는 경우, 그 회로들중 어느 것에, 또는 그것들이 접속되는 주변장치의 어느 것에 실제로 그런 제어요구를 허가할 것인가를 결정하는 문제이다. 인터페이스 카드가 소정의 위치에 머물고 있는 경우에는, 시스템은 위치 자체가 어떤 형식의 우선 순위를 나타내는 가를 알아내어 그것들의 소정의 위치를 취급할 수 있다. 카드는 교환될 수 있으므로, 특정한 주변장치에 관한 우선 순위는 이전에 그것들이 위치했던 슬롯위치에 부수할지도 모르고, 부수하지 않을지도 모른다. 따라서, 본 시스템에서는 회로카드 바로 그것들 중에서 어느 카드가 가장 높은 우선 순위를 가졌나를 초기에 결정한다.
우선 순위는 2비트 치로서 카드에 할당되고, 이 값에 따라, 각 회로카드는 보다 높은 우선 순위의 회로카드에 의해 생성된, 모든 카드에 공통인 신호에 의해 선취된다. 달리 말하면, 카드는 모든 카드, 보다 낮은 우선 순위의 회로카드에 공통인 신호에 의해 선취할 수 있다. 또한, 데이타 경로(65)를 따라서, 공통 데이타 플로우 경로의 제어에 대한 요구가 전송된다.
예를 들면, 주변장치중의 어느 것이, CPU(13)의 지시하에 있는 제어 논리회로(19)에 의해 제어되지 않고 정보가 RAM(45)에 직접 전송될 수 있도록 직접적인 메모리 억세스를 필요로 하는 경우, 이런 요구, 즉 메모리 억세스의 요구는 데이타 플로우 경로(65)에 만들어 진다. 판정회로(23)은 먼저 요구가 있는가를 결정하고, 데이타 경로(67)을 따라 적당한 신호를 전송하여서 제어논리(19)를 통해 CPU의 동작을 중지시키며, 동시에 요구 허가신호를 데이타 경로(65)를 따라 요구를 한 특정의 인터페이스회로판으로 돌려 보낸다. 이 동작의 상세는 제3도를 참조하면 보다 이해하기 좋다.
제2도에는 거기에 설치된 복수의 정합 커넥터 단자(71)에 결합되는 복수의 커넥터 단자들 또는 커넥터단자(69)를 갖는 선택 카드가 도시되어 있다. 정합 커넥터 단자(71)은 고체편(73)으로 도시된 샛시중의 슬롯홀더 또는 유지 수단위치에 설치되어 있다.
카드(25)가 홀더(73)에 정상적인 위치로 록크된 경우, 커넥터단자(75) 및 (77)은 각각 커넥터단자(76) 및 (78)에 결합하여서, (실제로는 모기판상에 있는) +5V로부터 저항(140)을 통해(또한 실제로는 모기판상에 있는) 접지로의 회로가 이루어진다. 따라서, 카드가 실제로 슬롯중에 존재하는 때에는 선택 존재(O.P.)접지신호가 라인(55)에서 발생한다. 라인(55)상의 선택 존재신호는 선택 존재 레지스터(39)로 전송된다. 제1도에서는 선택 존재신호가 직접적으로 선택 존재 레지스터(39)에 전송되는 것으로 도시되어 있지만 그런 표현은 본 발명의 특징을 강조하기 위한 것임은 말할 나위도 없다. 실제로는 선택 존재 라인은 제2도에서 보인 바와 같이 데이타 어드레스 버스(15)를 통과한다.
제2도에는, D/A버스(15)로 부터 라인(81)상으로 전송되는 WRT라고 표시한 기록신호를 보이고 있다. 라인(81)에는 저전압신호인 기록신호 또는 고전압신호인 판독신호가 항상 존재한다. RD/WRT신호라고 씌어지기도 하는, 이 신호에 의해서 기억장치는 존재하는 것이 판독신호인가 기록신호인가에 따라서 정보를 그곳으로 부터 전송하던가 또는 그곳에 기록할 정보를 받아들인다.
이때, 전술한 바와 같이, 제1도에서 보인 제어 논리회로(19)는 시스템중의 클록신호를 필요로 하는 전 요소에 클록신호를 공급하는 클록신호 발생기를 갖고 있음에 유의해야 한다. 이런 클록신호 발생은 컴퓨터 기술에서 이미 잘 알려져 있다. 제어 논리회로(19)는 83으로 부터 95까지의 기수로 표시된 버퍼와 같은 적합한 제어 가능한 버퍼장치에 적합한 제어신호를 공급하므로써 데이타 플로우의 데이타 어드레스 버스(15)에의 출입 및 시스템 전체의 각종 요소에의 출입을 지시한다. 바람직한 실시예에서, 버퍼의 배치는 본원과 양수인이 같은 미국특허 제4,446,382호 "타임 세퍼레이트 2방향 전류 플로우장치"에 기재된 바와 같다. 라인(81)상의 기록신호는 커넥터단자(97), 판독/기록신호를 공급하는 버퍼(83)를 통하여 논리회로(99)에 전송된다. 논리회로(99)는 일련의 AND게이트와 NAND게이트로 구성되어 있고, 2개의 별개의 신호, 즉, 라인(101)상에는 판독신호를, 라인(103)상에는 기록신호를 공급한다.
전술한 바와 같이, 제어 논리회로(19)에 의하여 발생되는 2개의 신호는 데이타 스트로브신호와 어드레스 스트로브신호이다. 본 발명의 바람직한 실시예에서 채용된 데이타처리 시스템은 어떤 기간에는 어드레스 스트로브신호를 사용하여 동작하고, 다른 기간에는 데이타 스트로브신호를 사용하여 동작한다.
제2도의 회로에 채용되어 있는 데이타처리 시스템은 제1의 기간 동안 어드레스 스트로브신호에 응답하여 데이타 어드레스 버스(15)상의 어떤 정보도 어드레스 정보로 간주하도록 동작하고, 제2의 기간에는 데이타 스트로브신호에 응답하여, 이 기간내의 데이타 어드레스 버스(15)상의 어떤 정보도 데이타 정보, 즉 금전과 같은 가치를 나타내는 정보 데이타 또는 명령을 표시하는 데이타로 간주된다.
제2도는 데이타 스트로브신호(DS)가 라인(105)을 따라 커넥터단자(107)를 통하고, 제어신호에 의해 제어되는 버퍼(85)를 통해서, 그후 논리회로(99)로 전송되는 것을 나타낸다.
제2도에는 디코더장치(109)가 도시되어 있다. 전기의 설명과 같이, 데이타 어드레스 버스(15)를 따라 전송되는 1조의 어드레스신호는 7비트를 포함하며, 이것은 128가지의 가능한 어드레스를 인터페이스회로 카드에 제공한다. 제2도에 보인 바와 같이, 0비트로 부터 제6비트까지의 7비트는 라인(110)을 따라서 커넥터단자(111), 버퍼(87)을 통하여 어드레스 레지스터(113)으로 전송된다. 어드레스 레지스터(113)은 이 신호들을 수취하므로, 어드레스 스트로브 시간중, 어드레스 스트로브는 라인(115)을 따라 커넥터단자(117), 버퍼(91)을 통하여 어드레스 레지스터(113)에 전송되어 어드레스 레지스터(113)을 동작시킨다. 당연히 어드레스 레지스터(113)은 신호를 홀드하고 디코더(109)에 신호를 전송한다. 동일한 조의 어드레스 신호에는 라인(120)을 따라서 커넥터단자(121)을 통하여 디코더(109)로 전송되는 위치 어드레스 디코더(51)로 부터의 위치 어드레스 신호가 포함되어 있다. 따라서, 어드레스 스트로브 시간 중, 7비트로 표현된 어드레스는 어드레스 레지스터(113)로 전송되어 홀드된다. 그후 디코더(109)에 전송되어 단일의 신호로 디코드된다.
제2도에 보인 바와 같이, "워드 텐"신호 또는 W/10신호는 디코더(109)에 의해 디코드된 결과인 명령신호이며, W/10신호는 논리회로(99)에 전송된다. 바람직한 실시예에서는, 워드 텐 또는 W/10 어드레스는 라인(81)에 기록신호가 존재하느냐, 않느냐에 따라 정보를 데이타 레지스터(119)로 부터 판독하던가 또는 데이타 레지스터(119)에 기록하는 것을 의미한다. 따라서, 논리회로(99)는 라인(101)상에 판독신호, 또는 라인(103)상에 기록신호를 공급하며, 데이타 레지스터(119)는 데이타 포오트(122)를 통하여 정보를 받아들이든가 또는 상기 포오트(122)로부터 데이타를 전송한다. 데이타 스트로브시간중 논리회로(99)는 동작되고 W/10신호는, 비록 그것이 어드레스 스트로브 시간중에 어드레스 레지스터(113)에 전송된 어드레스 정보에 응답하여 발생되었더라도 데이타 스트로브 시간중에 존재해야 한다는 것에 주의해야 된다.
제2도는 ROM장치(123)가 도시되어 있다. ROM장치(123)은 여러가지의 ROM장치들 중에 어떤 것이라도 무방하지만, 바람직한 실시예에서는 텍사스 인스트루먼트사제의 TMS-4764이다.
ROM장치(123)에는 라인(127) 및 (129)에 작동신호 또는 ROM 판독신호를 발생하는 작동신호 발생기(125)가 접속되어 있다.
작동신호 발생기(125)(또는 ROM 판독신호 발생기)는 데이타 스트로브신호, 판독/기록신호 및 워드 제로 신호의 존재에 응답하는 AND게이트 및 NAND게이트로 구성된 단순한 논리회로이다.
즉, (라인(110)에 전송된)어드레스신호의 영비트로부터 6비트에는 P.A.신호의 존재기간중에 디코더(109)로 부터 W/O신호를 형성하는 비트들의 옳바른 조합이 존재한다. W/O신호 또는 워드 제로신호가 판독/기록신호 및 데이타 스트로브신호와 함께 존재하는 경우, ROM 판독신호가 라인(127) 및 (129)에 발생한다.
라인(129)상의 ROM 판독신호는 카운터(131)을 증가시킨다.
카운터(131)로서는 바람직한 실시예에서는 텍사스 인스트루먼트사제의 2개의 74LS393장치를 사용하고 있지만 다른 적당한 집적회로 카운터라도 무방하다. 카운터(131)은 논리회로(133)에 의해 발생된 클리어신호에 응답하여 클리어 또는 리세트된다.
논리회로(133)은 AND게이트와 NAND게이트로 된 회로이며, 데이타 스트로브신호, RD/WRT신호 및 W/2신호가 동시에 존재할때 응답하여 출력신호를 공급한다. W/O신호에 대한 설명에 기술한 바와 같이, 클리어 신호를 발생시키기 위하여, 어드레스 정보의 0비트로 부터 6비트에 디코더(109)로 부터 W/2신호를 생성하는 비트의 옳바른 조합이 존재해야 한다. 따라서, 카운터(131)을 클리어 또는 리세트하는 경우, W/2신호가 발생되어 카운터(131)은 제로로 리세트된다. 그후, 워드 제로신호가(DS 및 RD/WRT신호와 함께) 발생할때마다, ROM(123)은 판독 가능하게 될 뿐만 아니라, 카운터(131)가 증가되어서, ROM(123)의 다음 위치에 기억된 정보가 연속적으로 독출된다.
ROM(123)은 전술한 진단루틴이 내장되어 있는 장치이다. 카운터(131)이 증가될때 진단루틴의 각 스텝은 라인(135)를 따라 버퍼(95) 및 (89), 커넥터단자(137) 및 (111)을 통하고 라인(139) 및 (110)을 통해서 0부터 제7비트를 데이타 어드레스 버스(15)에 전송한다. 루틴의 경우, 이 정보는 RAM(45)(제1도)으로 다시 전송되고, CPU(13)과 진단 루틴 또는 카드(25)의 요소의 테스트를 행하는 제어논리(19)에 의해 사용된다. 명백하게, 다른 정보는 시스템이 적절하다고 보아 사용을 하기 위하여 ROM(123)에 기억될 수 있으며 이것은 본 시스템의 유리한 특징의 하나이다.
어떤 인터페이스회로가 존재하는 가를 인지하는 확인신호는 통상 ROM(123)의 처음의 2개의 위치에 기억된다. 카운터(131)이 0으로 리세트되고 ROM 판독신호가 발생하는 경우, 확인신호는 라인(135)에 따라 버퍼(95) 및 (89), 부속 커넥터단자를 통하여 라인(139) 및 (110)을 따라 D/A 버스(15)에 전송된다.
제2도에서 알 수 있는 바와 같이, 인터럽트신호가, 발생하는 경우, 라인(141)상에 존재한다. 인터럽트신호는 제이타 레지스터(119)와 같은 장치, 특히 "수취데이타 이용가능"으로 인식되는 포오트로부터 발생될 수 있다. 제2도에 보인 예에서는, 데이타 레지스터(119)는 단자(143)에 접속된 주변장치로 부터 데이타를 수신하며, 이 정보가 이용될 수 있다. 따라서, 회로 카드(25)상의 회로는 데이타처리 시스템, 특히 인터럽트 제어회로(46)(제1도)에 이런 정보 또는 데이타를 전송할 준비가 되어 있음을 나타낸다.
어떤 주변장치가 인터페이스 카드를 사용하고, 어떤 형의 논리가 카드상에 있는 가에 따라, 다른 종류의 인터럽트신호가 라인(141)에 이용 가능해진다.
또한 제2도에 보인 바와 같이, 각각 주변장치로 부터 정보를 받고 주변장치로 정보를 전송하는 2개의 데이타 플로우 경로(145) 및 (147)이 있다.
제3도를 참조하면, 제3도는 제2도(인터페이스 카드(25))의 기본회로에 우선 순위 조건을 주기 위하여 부가하는 회로를 나타낸다. 제3도의 회로는 다른 회로의 보다 높은 우선 순위 조건에 의해 선취되도록 설계되어 있지만, 보다 낮은 순위 조건의 다른 회로를 선취하는 수단을 제공한다. 제3도에 도시된 요구신호는 생략해서 DM이라고 표시한 "직접 메모리 억세스"의 신호이다. DMR은 직접 메모리 억세스 요구를 의미하고, DMG는 허가된 직접 메모리 억세스를 의미한다. 다른 형식의 제어도 여기에 교시하는 발명적 개념의 취지내에서 요구될 수 있다. 제4a도에서 보인 표는 제3도의 이해를 돕는다. 제4a도에서, P0=0 및 P1=0의 우선 순위가 할당된 회로는 레벨 0(레벨제로)의 우선 순위를 갖는 것으로 간주된다는 것에 주목해야 한다. 레벨제로는 본 장치에서는 최저의 우선 순위이다. 또, (레벨제로의 다음에 높은 레벨인) 레벨 "원"회로는 P1=0 및 P0=1의 우선치를 가지며, (본 장치에서는 최고의 우선 순위 회로인) 레벨 "투"회로는 P0=1 및 P1=1의 우선치를 갖는다. 다시 제3도를 참조한다
제3도에는 레벨 원 우선 순위를 갖는 회로가 도시되어 있다. 회로는 접속(143A)을 통하여 주변장치(31)(제1도)에(제2도에 도시된 상술의 회로에 따라서) 접속되어 있다. 주변장치가 공통 데이타 플로우 경로, 즉 D/A버스(15)를 제어할 필요가 있는 데이타처리를 할 때 시스템은 "내부 요구"신호(INT. RQ)를 라인(151)에 발생한다. 내부 요구신호는 주변장치에 의해 생성되지만, 보통, 이 경우는(즉, 레지스터(119)로 부터의 신호 또는), 이런 신호는 인터럽트신호의 대신이다.
본 예에서, 이것은 직접 메모리 억세스를 하는 것, 즉 데이타를 데이타처리 시스템의 메모리중에 직접 전송하는 것을 요구한다. 내부 요구신호는 하이신호이며, AND게이트(153)에 전송된다. AND게이트(153)의 다른 입력신호는 BP1L라인으로 부터 입력된다. BP1L라인은 설명상 D/A버스(15)의 바깥쪽에 표기되어 있지만, 바람직한 실시예에서는 라인 "BP0L" 및 "BUSY"와 더불어 D/A버스(15)내에 위치한다.
이 회로의 이부분을 설명해감에 따라 더욱 명백해질 것이다. 다른 인터페이스 카드가 내부 요구에 따르고, 레벨 투의 우선 순위를 갖는 경우, BP1L라인에는 로우(low)신호가 있고, AND게이트(153)에는 라인(155)에 하이 출력신호를 공급할 조건이 충분치 못하다. 우선, BP1L라인에 신호를 공급하는 더 높은 우선 순위의 회로가 없는 것으로 간주하면, 라인은 하이신호를 라인(157)에 따라 커넥터 자(159), OR게이트(161)을 통하여 AND게이트(153)에 공급한다. 따라서, 직접메모리 억세스의 제어를 요구하는 보다 높은 우선 순위의 회로가 없는 경우, 회로 카드(25)의 AND게이트(153)은 NAND게이트(163)에 하이신호를 공급한다. NAND게이트(163)은 2개의 하이 입력신호가 있는 경우, 로우 출력신호를 출력하고, 입력신호들 중 하나가 로우이면 하이출력신호를 출력하도록 동작한다. NAND게이트(163)으로의 다른 입력신호는 플립플롭(165)의 리세트측의 출력단자로 부터 인입하며 플립플롭(165)가 리세트될때 하이이다.
플립플롭(165)는, 동시에 로우로부터 하이로 전이하는 클록신호가 라인(169)상에 존재하는 경우에만 라인(167)상의 하이신호에 의해 그것의 세트측으로 전이될 수 있는 D형 플립플롭이다. 제3도의 회로에서, 클록신호는 NOR게이트(187)로 부터의 반전된 DMG신호이다. DMG신호는 플립플롭(165)이 전이되어 안정할 수 있도록 충분히 지속하는 펄스신호이다. 이 정황에서는, 플립플롭(165)을 세트측으로 전이시키려는 하이신호가 라인(167)상에 생성되었지만, DMG는 아직 발생되지 않았으므로 플립플롭(165)는 그쪽으로 전이되지 않는다. 게이트(189)에는 하나의 하이신호가(플립플롭(165)의 리세트측으로 부터)있으므로, 그 게이트는 마스터 스타트신호를 발생시키는 조건이 못된다. DMR2로 표시된 신호는 제2의 슬롯에 특정의 카드로 부터의 직접 메모리 억세스의 요구를 의미한다. 게이트(163)에는 2개의 하이 입력신호가 있으므로, DMR2신호는 로우이며, 커넥터단자(173)을 통하여 D/A버스(15)에 전송된다. 동시에, 플립플롭(165)의 세트측으로 부터의 로우신호는 드라이버 게이트(175)에 전송되며 게이트(175)는 라인(177)에서 커넥터단자(179)를 통하여 BUSY라인으로, 시스템에 회로가 막히지 않았음을 보여주는 고임피던스신호를 공급한다. 라인(181)상의 신호는 플립플롭(165)를 리세트하는 리세트신호이며 이 신호는 제어력이 포기되었을때 발생된다. 인터페이스회로는 커넥터단자(185)를 통하여 NOR게이트(187)에 전송되는 라인(183)상의 DMG펄스신호를 기다리고 있다. DMG신호 펄스(주 시스템으로 부터의 허가신호)는 라인(169)에 공급되는 로우로부터 하이신호로 전이하는 로우신호이며 라인(167)에는 아직 하이신호가 있으므로 플립플롭(165)는 세트측으로 전이한다. 플립플롭(165)가 안정할때까지 게이트(189)가 충분히 조건이 갖추어지는 것을 방지하는 하이신호가 라인(170)에 있다. DMG펄스가 꺼지자마자, 게이트(189)에는 로우신호가 있고, 게이트(189)는 마스터 스타트신호를 출력할 조건이 충분하게 된다.
제3도에 도시된 카드 제어 논리회로(190)은 라인(172)로 부터 마스터 스타트신호, 라인(174)로 부터 선취신호, 및 라인(151)로 부터 내부 요구신호를 공급받는다. 마스터 스타트신호가 발생되고 내부 요구신호가 계속되며, 카드 제어논리는 DS, AS, RD/WRT 등의, 데이타를 주변장치와 버스(15)를 경유하여 어드레스 가능한 임의의 메모리수단과의 사이에서 서로 전송하는 것을 요구하는 제어신호를 출력한다. 전송이 완료되었을때, 내부 요구신호는 꺼지고, 드롭 마스터신호가 발생된다. 드롭 마스신호는 제어회로(190)으로 부터의 제어신호를 끝내고, 라인(181)로 전송되어서 플립플롭(165)를 리세트시키고, 그것에 의해 게이트(189)로 부터의 마스터 스타트 신호를 종료시킨다. 카드 제어논리(190)은 회로가 버스의 제어(즉, 지배)하도록 된 후에도 라인(174)의 선취신호를 계속 감시한다. 보다 높은 우선 순위 인터페이스 카드가 그것의 우선성을 행사하는 경우, 선취신호에 의해 카드 제어 논리회로(190)는 그것이 그때에 행하고 있는 버스 사이클의 종료시에 드롭마스터 신호를 발생하고, 따라서 플립플롭(165)를 리세트한다. 상기와 같이, 드롭마스터 신호는 회로의 버스 제어를 포기시킨다.
따라서, 보다 높은 우선 순위의 회로가 제어를 구하지 않는 경우, 제3도의 회로가 어떻게 DMR신호를 발생하는 가가 설명되었다. 이제, 보다 높은 우선 순위의 회로가 제어를 구하고 있는 경우에 관해 설명한다.
보다 높은 우선 순위의 회로(이 경우에는 레베 "투"의 우선 순위의 회로)가, 그 내부 요구에 따르는 카드(25)에 선행하여 이미 내부 요구에 따르고 있는 경우, BP1L라인은 로우이며, 로우신호는 커넥터단자(159), OR게이트(161)을 통하여 전송되어 AND게이트(153)로 하여금 라인(151)상의 내부 요구신호에 대하여 응답하지 못하게 한다. 요약하자면, BP1L라인상의 로우신호는 카드(25)상의 회로가 라인(171)상으로 DMR신호를 발생하는 것을 선취한다. 제3도의 회로에는 "라스트 루크"성이 있다. 카드(25)상의 회로가 이미 DMR신호를 발생하였지만 DMG신호를 아직 데이타처리 시스템으로 부터 수취하지 않은 경우, 그리고 이 기간에 보다 높은 우선 순위의 회로가 BP1L라인을 구동하는 경우, "라스트 루크"성이 의미를 갖는다.
AND게이트(153)의 BP1L입력신호는 로우로되므로, 라인(167)상의 신호가 로우로 되는 것은 명백하다. 플립플롭(165)는 DMG신호가 발생되는 경우 라인(167)상에 하이신호의 존재가 필요하게 되므로 마스터 스타트도, 버스 제어획득도 없는 것은 명백하다. 그러므로, 비록 회로가 요구를 끝내고, 허가를 수취할 즈음이라 할지라도, "라스트 루크"성이 있으므로, 보다 높은 우선 순위의 회로가 그것의 우선 라인을 주장하는 경우, 요구는 취소되고, 그것의 허가도 무시된다.
제4도에 앞서 제6도에 관하여 설명한다. 제6도에는 2개의 라인(211) 및 (213)이 도시되어 있다. 레지스터로 부터의 2개의 신호는 프로그램에 따라서 라인(211) 및 (213)을 따라 비교장치(215)에 전성된다. 비교장치(215)는 여러가지의 시판되고 있는 회로중 어떤 것이라도 좋으며, 바람직한 실시예에서는 텍사스 인스트로먼트사제의 74S85이다. 제6도에서 알 수 있듯이, 라인(217) 및 (219)는 제4도의 BP0L 및 BP1L라인에 접속되어 있다. 따라서 라인(217) 및 (219)는 우선 순위 구성중의 모든 회로에 의하여 공급된 전압 레벨신호를 전달한다. 비교기(215)에 있어서, 라인(211) 및 (213)상의 회로카드용으로 프로그램된 우선 순위신호(비교기(215)중의 기호 A0 및 A1)는 BP0L 및 BP1L라인상의 신호(비교기(215)중에서 기호 B0 및 B1)와 비교된다. A가 B보다 작은 경우는 라인(221)상에 로우의 선취신호가 출력된다. A가 B보다 크거나 같은 경우는 로우의 선취신호는 발생되지 않는다.
제4도를 참조하면, 프로그램 가능한 우선 순위회로는 전형적인 "레벨"회로에 접속되어 있다. 라인(221)상에 로우신호가 있는 경우, 회로는 AND게이트(191)가 충분조건을 갖추지 못하도록하므로써 선취된다. AND게이트(191)이 충분조건을 갖추지 못한 경우, NAND게이트(193)은 DMR신호를 공급하지 못한다. 제4도의 논리회로(214)는 제6도의 회로를 포함하고 있다. 레벨 제어회로에서, (상술의 회로와 동상인 방법으로) BP0L라인상의 로우신호는 AND게이트(191)이 충분히 조건을 갖추지 못하도록 하므로써 회로를 선취한다. AND게이트(191)이 충분히 조건을 갖추지 못한 경우, NAND게이트(193)은 DMR신호를 공급하지 못한다. 플립플롭용 회로 구성은 제3도의 것과 동일하다. 레벨 원 회로는 제3도의 것과 동일하다. 레벨 투 회로는 선취회로가 없다는 점에서 어느 정도 다르다.
내부 요구신호는 플립플롭(197)에 직접 전송된다. 레벨 투 회로는 최고의 우선 순위의 회로이므로, 그것을 선취하는 보다 높은 우선 순위는 없다. 레벨 투 회로에 있어서는, BP0L 및 BP1L라인의 양방이 임의의 보다 낮은 우선 순위회로를 선취된 상태로 하기 위하여 로우로 된다. 그런데, 공통 데이타 플로우 경로의 제어를 요구하는 동일 우선 순위의 2개의 회로가 있는 경우에 관하여, 우선 순위의 문제를 어떻게 해결하는 가를 제5도의 회로를 참조하여 설명한다. 그러나, 제5도를 설명하기에 앞서, 제3도 및 제4도에 관하여 어떻게 유연한 인터페이스회로가 우선 순위를 용이하게 변경할 수 있는가를 설명한다.
제3도에 보인 바와 같이, 1조의 단자 A로부터 H가 커넥터단자(159) 및 (160)에 접속되어 있던가 또는 극히 근접해 있다. 회로카드가 레벨원 우선 순위로 동작하는 경우, 점퍼(162) 및 (164)는 도시된 바와 같이 BP1L라인으로 부터의 선취신호를 공급하고 BP0L라인으로 부터의 낮은 신호를 공급하도록 배치된다. 회로카드(25)가 레벨 제로 우선 순위로 동작하는 경우, 점퍼(164)는 BP0L라인으로 부터의 선취 신호를 공급하도록 C-D단자에 배치되고, 또 레벨 제로회로는 선취를 위하여 어떠한 라인도 사용하지 않으므로 점퍼(162)는 제거된다. 회로카드(25)가 레벨 투 우선 순위로 동작하는 경우, 회로가 BP0L라인 및 BP1L라인 양방을 사용할 수 있도록 점퍼(164)는 단자 G-F에 위치하고 점퍼(162)는 단자 A-B에 놓여진다. 또한, HV(고전압)로 부터 AND게이트(153)로 하이 레벨신호를 공급하기 위하여 단자 C-H간에 점퍼가 있어야 한다. 점퍼를 옮기는 것은 우선 순위 구성을 실행하는 것만으로서 설명을 위하여 도시된 단순한 구성이다. 제6도의 회로는 이 문제를 전기적으로 해결하는 것이다. 제5도에는 우선 순위결정의 제2단계를 위한 회로가 도시되어 있다. 동일한 우선 순위의 2개의 회로가 제어를 요구하는 경우, 어느 회로가 실제로 제어를 획득하는냐에 대한 결정이 이루어져야 된다. 제5도에는 동기 레지스터(199)가 도시되어 있다. 동기 레지스터에는 각 슬롯(0-5)의 DMR신호의 전부, 그리고 역시 제어를 요구할 지도 모르는 주시스템을 위하여 또하나의 DMR이 유도된다. 동기 레지스터는 바람직간 실시예에서는 텍사스 인스트루먼트사제의 74S374이다. 동기 레지스터(199)는 복수의 어드레스신호 A0∼A6를 ROM(201)에 제공한다.
어드레스 정보제어 ROM(201)은 카운터(203)으로 부터의 출력신호에 의해서도 조건이 갖추어지다. 다음에 기술하는 바와 같이, 카운터(203)은 라인 A0∼A6의 각각이 카운터(203)의 정류자적 동작에 의해 조건이 구비되기 때문에 레지스터(199)로 부터의 각 "A"어드레스가 ROM(201)에 문의하는 기회가 동등하도록해서 증가된다. ROM(201)은 T신호가 오직 하나만 통과되어 레지스터(204)에 기억되도록 동작한다. 상기의 것은 다음에 설명하는 판정 제어회로(205)로 부터의 제어신호에 응답하여 이루어진다. 레지스터(204)로 부터의 출력신호는 옳바른 DMG신호(DMG0-DMG7)를 제공하는 AND게이트(207)의 적절한 것에 전송된다. AND게이트(207)도 판정 제어회로(205)로 부터의 제어신호에 응답하여 조건이 갖추어진다.
판정 제어회로(205)는 도시된 바와 같이 BUSY신호 또는 적어도 하나의 "A"신호의 존재에 응답하여 동작한다. 판정 제어회로가 요구를 허가한다는 것을 의미하는 라인(206)상의 신호에 응답하여, 카운터(203)은 증가된다. 동시에, 라인(211)상의 제어신호는 "T"신호를 레지스터(203) 및 적합한 DMG신호를 발생하는 게이트(207)의 적절한 것에 전송한다.
본 시스템은 다음과 같이 동작한다.
(1) 과도하게 I/O 어드레스용의 메모리스페이스를 사용하지 않고 다수의 가능한 선택으로 부터의 선택을 가능하게 한다.
(2) 주 시스템의 메모리 수단에 진단 루틴을 기억시키지 않고 진단 루틴을 각 인터페이스 회로에서 작동시킨다.
(3) 그 유지장치에서 어떻게 교환되었는가에 관계없이 각 인터페이스회로 카드에 어드레스 디코딩회로를 설치하지 않고 인터페이스회로 카드를 어드레스한다.
(4) 회로카드가 유지수단의 어디에 위치하는 가에 관계없이 다른 우선 순위를 갖는 요구중의 인터페이스회로 사이에서, 계속하여 동일한 우선 순위의 요구중의 인터페이스회로 사이에서 우선 순위의 결정을 한다.
(5) "라스트 루크"를 행하고, 공통 데이타 플로우 경로 제어요구가 발생되거나, 또는 허가된 후에도 연속적으로 감시를 하여, 높은 우선 순위의 요구가 있는 경우 시스템이 그 요구를 받아들이도록 한다.
(6) 능동 인터페이스회로간에 빈 슬롯이 없는 것을 요구하지 않고 인터페이스 카드의 당초의 삽입, 교환, 추가 또는 제거를 가능하게 한다.
본 시스템은 복수의 인터페이스 회로를 사용해서 설명했지만, 이용자가(동시에)복수의 접속 가능한 선택으로부터 선택하는 것을 가능하게 하는 오직 하나의 인터페이스회로 카드 슬롯을 사용하고, 다른 주변장치 또는 데이타 응답수단이 고정된 시스템의 부분이 될 수 있는 시스템에 있어서 많은 새로운 특징을 사용할 수 있다.

Claims (14)

  1. 각각이 한쌍의 결합 가능 단자를 가지고 있으며 데이타신호에 응답할 수 있는 복수의 주변장치(31, 33, 35)중의 어느 하나와, 버스(15)에 의해 상호 접속되는 중앙처리장치(13), 복수조의 어드레스신호를 기억하는 리드온리메모리(47), 랜덤 억세스 메모리(45) 및 제어 논리회로(19)로 이루어지는 모기판(53)과를 접속할 수 있는 교환 가능한 인터페이스회로 배치에 있어서, (a) 복수의 회로카드(25, 27, 29)와, (b) 각각이 상기 회로카드의 임의의 하나와 교환 가능하도록 결합될 수 있고, 상기 버스에 전기적으로 접속되고 적어도 하나는 어드레스 단자(120)인 복수의 결합 가능 단자(71)를 가지고 있으며, 상기 어드레스신호의 조들의 각각에 의해 개별적으로 지정되는 복수의 카드 홀더(73)와, (c) 상기 어드레스신호를 수취하기 위하여 상기 버스(15)를 통하여 상기 리드온리 메모리(47)에 접속되는 입력 포오트와, 각각이 상기 버스(15)를 통하여 하나의 상기 카드 홀더의 어드레스 단자(120)에 접속되는 복수의 출력 포오트(57)를 가지고 있으며, 그 수취된 어드레스 신호를 디코드할 수 있고 상기 출력포오트의 하나에 동작신호를 출력할 수 있는 디코딩장치(51)와, (d) 각각이 별개의 회로카드상에 설치되고, 상기 카드 홀더(73)의 결합 가능 단자(71)와 결합할 수 있는 제1의 복수의 결합 가능단자(69)와, 주변장치의 결합 가능 단자와 결합할 수 있는 제2의 복수의 결합 가능 단자(145, 147)를 가지고 있으며, 상기 버스(15)를 통하여 랜덤 억세스 메모리(45)에 작용적으로 접속되는 출력 포오트를 가지고 그 회로카드를 각각 확인하는 확인 데이타신호가 기억되어 있는 회로카드 리드온리 메모리(123)와, 그 동작신호에 응답하여 확인 데이타의 독출을 가능하게 하는 신호를 회로카드 리드온리 메모리(123)에 출력할 수 있는 작동신호 발생기(125)로 이루어지는 복수의 인터페이스회로(제2도 및 제3도)로 구성되는 것을 특징으로 하는 교환 가능한 인터페이스회로 배치.
  2. 제1항에 있어서, 상기 버스(15)는 데이타 신호를 전송할 수 있는 제1의 버스라인과, 상기 제1의 버스라인의 제어에 대한 3레벨의 우선 순위의 하나를 표현하는 2비트의 값의 제1비트에 대응하는 신호를 전송하는 제2의 버스라인 BP1L과, 상기 2비트의 값의 제2비트에 대응하는 신호를 전송하는 제3의 버스라인 BP(ø)L을 포함하며, 이 인터페이스회로는 각각 제1, 제2및 제3의 버스라인에 접속되고 우선 순위 레벨들 중 하나가 부여되고 각각 부여된 우선 순위 레벨을 표현하는 2비트의 값을 기억하는 레지스터(제6도에서 포오트 P(ø)및 P1을갖는 소자)로 구성됨을 특징으로 하는 교환 가능한 인터페이스회로 배치.
  3. 제2항에 있어서, 상기 인터페이스회로는 각각 상기 제1의 버스라인에 접속되고 상기 제1의 버스라인의 제어에 대한 요구를 나타내는 신호를 출력하는 출력포오트(171)를 갖는 제1의 논리회로(153), (163), (187)과, 상기 레지스터 및 제2및 제3의 버스라인에 접속되는 입력포오트 A0, A1, B0, B1 및 제1의 논리회로(153), (163), (187)의 "선취" 입력포오트(174)에 접속되는 출력포오트를 가지고 있으며, 제2 및 제3의 버스라인 상의 2비트의 값이 상기 레지스터에 기억된 2비트의 값보다 큰 경우에는 제1의 논리회로의 동작을 중지시키는 "선취"신호를 출력하는 비교기(215)로 이루어지는 것을 특징으로 하는 교환 가능한 인터페이스회로 배치.
  4. 제1항에 있어서, 상기 인터페이스회로는 제1우선 순위 레벨 인터페이스회로, 제2우선 순위 레벨 인터페이스회로 및 제3우선 순위 레벨 인터페이스회로를 포함하며, 상기 버스(15)는 데이타 신호를 전송하는 제1의 버스 라인과, 상기 제1및 제2우선 순위 레벨 인터페이스회로의 임의의 하나만으로 부터의 "선취"신호를 전송하는 제2의 버스 라인 BP1L과, 제1우선 순위 레벨 인터페이스회로의 임의의 하나만으로 부터의 "선취"신호를 전송하는 제3의 버스 라인 BP(ø)L로 이루어지며, 인터페이스회로는 각각 제1의 버스라인에 접속되고 제1의 버스 라인에 대한 제어요구를 나타내는 "제어요구"신호를 출력하는 출력포오트(171)을 갖는 제1의 논리회로(153), (163), (187)로 이루어지며, 각각의 제3우선 순위 레벨 인터페이스회로의 제1의 논리회로(153), (163), (187)은 제2의 버스 라인 BP1L에 접속되는 "선취"입력포오트(174)를 가지며, 각각의 제2우선 순의 레벨 인터페이스회로의 제1의 논리회로(153), (163), (187)은 제3의 버스 라인에 접속되는 "선취"입력 포오트(174)를 가지고, 각각의 입력포오트는 제1의 논리회로의 동작을 중지시키는 "선취"신호가 인가되는 것을 특징으로 하는 교환 가능한 인터페이스회로 배치.
  5. 제3항 또는 제4항에 있어서, 판정회로(205)가 상기 인터페이스회로로 부터의 "제어요구"신호를 수취하도록 접속되어 있으며, 제1의 논리회로(153), (163), (187)은 각각 제1의 버스 라인에 접속된 "요구 허가" 입력포오트(185)를 가지고 있으며, 각각의 "요구 허가" 입력포오트에는 판정회로로 부터 제1의 버스 라인에 대한 제어 요구의 허가를 표시하는 "요구 허가"신호가 인가되고, 판정회로는 복수의 인터페이스회로로 부터의 제어 요구신호의 수취에 응답하여 다만 하나의 인터페이스회로에 "요구 허가"신호를 출력함을 특징으로 하는 교환 가능한 인터페이스회로 배치.
  6. 제1항에 있어서, 상기 제어논리장치(19)는 명령신호를 인가하도록 상기 버스(15)를 통해서 인터페이스회로, 리드온리 메모리(47) 및 랜덤억세스 메모리(45)에 동작적으로 접속되며, 상기 제어논리장치는 상기 카드 홀더(73)의 각 어드레스를 나타내는 여러조의 어드레스신호로 이루어지는 데이타 어레이를 회로카드 리드 온리 메모리(123)로 부터의 확인 데이타 신호에 대응하는 랜덤 억세스 메모리(45)에서의 어드레스에 기억하는 것을 특징으로 하는 교환가능한 인터페이스회로 배치.
  7. 제1항에 있어서, 상기 인터페이스회로는 각각 진단루틴이 기억된 리드온리 메모리(123)를 포함함을 특징으로 하는 교환 가능한 인터페이스회로 배치.
  8. 제1항에 있어서, 각각의 인터페이스회로에는 선택 존재회로의 제1의 부분(75, 77)이 설치되고, 각각의 카드 홀더(73)에는 상기 선택 존재회로의 제2의 부분(76), (78)이 설치되고, 선택 존재회로의 제1의 부분과 제2의 부분과는 어느 인터페이스회로의 결합 가능 단자(69)와 어느 카드 홀더(73)의 결합 가능 단자(71)가 결합될때 접속되고, 상기 선택 존재회로(75)∼(78)은 접속에 따라 "선택존재"신호를 선택 존재 레지스터(39)로 출력시킴을 특징으로 하는 교환 가능한 인터페이스회로 배치.
  9. 제3항 또는 제4항에 있어서, 각각의 인터페이스회로는, 제1의 논리회로(153), (163), (187)에 직접 접속되고, "요구 허가"신호를 수취하도록 판정회로(205)에 작용적으로 접속된 제2의 논리회로(165), (190)로 이루어지며, 제2의 논리회로는 제1의 논리회로에 "선취"신호가 인가되는 것에 따라서 그 "요구 허가"신호를 무효로 시키는 것을 특징으로 하는 교환가능한 인터페이스회로 배치.
  10. 제2항에 있어서, 각각의 레지스터(제6도에서 P0 및 P1을 갖는 소자)는 레지스터가 설치되어 있는 인터페이스회로(제2도 및 제3도)에 각각 접속된 주변장치(31), (33), (35)로 부터 수취되는 부여된 우선 순위레벨을 나타내는 2비트의 값에 대응하여 데이타신호에 의해 프로그램 가능하게 되어 있는 것을 특징으로 하는 교환 가능한 인터페이스회로 배치.
  11. 복수의 주변장치(31), (33), (35)의 임의의 하나를 버스(15)에 의하여 상호 접속된 중앙처리장치(13), 리드온리 메모리(47), 랜덤억세스 메모리(45) 및 제어논리장치(19)로 이루어지는 데이타처리 회로배치(53)에 접속되고, 버스(15)에 접속되는 복수의 결합 가능단자(71)를 갖는 복수의 카드 홀더(73)과, 버스(15)에 접속된 디코더장치(51)과, 각각의 회로카드(25), (27), (29)에 설치되어 있고 하나의 카드 홀더에 설치된 결합 가능단자(71)에 접속되는 제1의 복수의 결합 가능단자(69), 하나의 주변장치의 결합 가능단자에 접속되는 제2의 복수의 결합 가능단자(145), (147)를 가지고 있으며 각각 리드온리 메모리(123)을 포함하고 있는 복수의 인터페이스회로(제2도 및 제3도)로 이루어지는 교환 가능한 인터페이스회로의 동작 방법으로서,
    (a) 카드 홀더를 개별적으로 나타내는 복수조의 어드레스신로를 데이타처리 구성의 리드온리 메모리(47)에 기억하는 스텝과,
    (b) 각각의 인터페이스회로의 리드온리메모리(47)에 확인 데이타신호의 다른 조를 기억하는 스텝과,
    (c) 상기 데이타처리 구성의 리드온리 메모리(47)로 부터 상기 디코딩장치(51)로 상기 버스(15)를 통하여 어드레스신호의 조를 인가하는 스템과,
    (d) 상기 인가된 어드레스신호의 조를 리코드하는 스텝과,
    (e) 상기 디코딩장치(51)로 부터 상기 인가된 어드레스신호의 조에 의해 지정된 카드 홀더(73)의 결합가능단자(120)로 상기 버스(15)를 통하여 동작신호를 출력하는 스템과,
    (f) 상기 동작신호의 도착에 응답하여 상기 지정된 카드 홀더에 접속된 인터페이스회로내에서 작동신호를 발생하는 스템과,
    (g) 상기 작동신호에 응답하여 그 인터페이스회로의 리드온리 메모리(123)로 부터 상기 확인 데이타신호의 조를 독출하는 스텝으로 이루어짐을 특징으로 하는 교환가능한 인터페이스회로 배치의 동작방법.
  12. 제11항에 있어서, (h) 확인 데이타신호의 조를 그 지정된 카드 홀더와 결합하는 인터페이스회로로 부터 랜덤 억세스 메모리(45)로 버스(15)와 통하여 전송하는 스텝과, (i) 그 지정된 카드 홀더에 대응하는 어드레스신호의 조를 랜덤 억세스 메모리(45)중의 확인 데이타신호의 조에 대응하는 장소에 기억하는 스텝으로 이루어지며, (j) 각 인터페이스회로에 대해 스텝(a)∼(i)를 반복하는 것을 특징으로 하는 교환 가능한 인터페이스회로 배치의 동작방법.
  13. 제12항에 있어서, 회로카드(25)의 카드 홀더(73)에의 접속에 응답하여 선택 존재신호가 발생되고, 특정의 카드 홀더에 대해 그 카드 홀더로 부터의 선택 존재신호에 따라서 스텝(c)∼(i)가 실행되는 것을 특징으로 하는 교환 가능한 인터페이스회로 배치의 동작방법.
  14. 제12항에 있어서, (a) 각 인터페이스회로의 리드온리 메모리(123)에 진단 루틴을 기억시키는 스텝과, (b) 인터페이스회로의 각각을 순차로 어드레스하는 스텝과, (c) 각 인터페이스회로의 리드온리 메모리(123)에 기억된 진단 루틴의 각 명령을 순차적으로 독출하는 스텝과, (d) 버스(15)를 통하여 명령을 랜덤 억세스 메모리(45)로 전송하는 스텝과, (e) 상기 기억된 명령에 따라 인터페이스회로의 각각을 테스트하는 별개의 진단 루틴을 행하는 스텝으로 이루어지는 것을 특징으로 하는 교환가능한 인터페이스회로 배치의 동작방법.
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