JPS5932028A - 交換可能なインタ−フェ−ス回路及びその動作方法 - Google Patents
交換可能なインタ−フェ−ス回路及びその動作方法Info
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- JPS5932028A JPS5932028A JP58030168A JP3016883A JPS5932028A JP S5932028 A JPS5932028 A JP S5932028A JP 58030168 A JP58030168 A JP 58030168A JP 3016883 A JP3016883 A JP 3016883A JP S5932028 A JPS5932028 A JP S5932028A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、コンピュータシステム(特に使用者が常勤の
有能なコ・ンビコータプログラマを雇用しない小型コン
ピュータシステム)の使用者が自由にかつ安心して個々
の必要又は要望に応じ映像ディスプレイ装置、フロッピ
ーディスクデータ記憶装置、ハードディスク記憶装置、
プリンタ、通信設備、テープ装置、電話管理システム等
のシステム周辺装置を付加え又は取りはずしてシステム
を形成又は変形することに係る。たとえば従来技術シス
テムのあるものでは、使用者が実際の回路構成又は正し
い回路カードをシステムのシ17−シの正しい係合位置
に置かない場合、周辺装置はく接続されているとし−C
)正常動作せず、システム全体も正常動作しない。 モジュールを追加すればデータ処理システムの記憶容量
が増大し、又モジュラ−周辺装置を処理システムに追加
すれば動作機能が増加することはコンピュータ分野でよ
く知られている。しかし、今までのところ、かかる「モ
ジュラ−」の追加や取りばずしが可能なシステムは、幾
つかのハードウェア(回路構成)がモジュールくつまり
インタフェース回路及び周辺装置)の追加を受(プ入れ
る特徴を有していなければならなかった。たとえば、従
来のシステムの第1の特徴は、各インタフェース回路カ
ードはその一部として内在的デ]−ド回路を有すること
であり、これにより主システムがモジュラ−装置と通信
する必要があるときかかるインタフェース回路(カード
)を保持するスロット手段中の実際の位置にかかわりな
くインタフェース回路がアドレスされる。従来技術にお
いて、かかるデコード回路は所定型式の各モジュラ−装
置(例えば、フロッピーディスク装置)に対し、標準的
なアドレス回路構成が設けられており、標準的アドレス
を変更する必要がある場合は、アドレスデコード回路に
対し、ジA7ンパ又はワイA7ラツプの変更が追加され
又は行われて「アドレスが変更される」。第3に、(各
インタフェース回路がアドレス可能であるから)かかる
システムにはある程度の交換可能性があるが、かかるシ
ステムでは通常インタフェース回路カードは一部の能動
インタフェース回路間の優先度の決定方法を実現づるべ
く順番に配置されたスロット中におかれねばならない。 従来技術では(−順番の」スロット中を順次走査する回
路構成は「直列」状であった。かかる構成では能動イン
タフェース回路カード間には空いたスロット=があって
はならず、従来技術においてはこれが制約となっていた
。また、追加しうるモジュラ−周辺装置が増加づると、
I10装置のアドレスのために必要な分のメモリスペー
スのulそのものが増大する。更に従来技術では診断ル
ーヂン命令は主システムの記憶装置中に記憶され−Cい
るため、選択的に追加可能なモジコ、ラー装置の数が増
加づるとインタフェース(及び周辺装置自体)のための
診断ルーチンを記憶するのに必弱な分のメモリスペース
の量が増加リ−る。上記の如きメモリスペースの使用が
増加すると当然問題を解決づるプログラムに使用しうる
メモリスペースの母が減少づ゛る。このようなメモリの
減少は追加費用をか()で記憶容帛を追加すればおぎな
われる。 本発明は、各インタフェース回路カード上にアドレスデ
コード回路を設
有能なコ・ンビコータプログラマを雇用しない小型コン
ピュータシステム)の使用者が自由にかつ安心して個々
の必要又は要望に応じ映像ディスプレイ装置、フロッピ
ーディスクデータ記憶装置、ハードディスク記憶装置、
プリンタ、通信設備、テープ装置、電話管理システム等
のシステム周辺装置を付加え又は取りはずしてシステム
を形成又は変形することに係る。たとえば従来技術シス
テムのあるものでは、使用者が実際の回路構成又は正し
い回路カードをシステムのシ17−シの正しい係合位置
に置かない場合、周辺装置はく接続されているとし−C
)正常動作せず、システム全体も正常動作しない。 モジュールを追加すればデータ処理システムの記憶容量
が増大し、又モジュラ−周辺装置を処理システムに追加
すれば動作機能が増加することはコンピュータ分野でよ
く知られている。しかし、今までのところ、かかる「モ
ジュラ−」の追加や取りばずしが可能なシステムは、幾
つかのハードウェア(回路構成)がモジュールくつまり
インタフェース回路及び周辺装置)の追加を受(プ入れ
る特徴を有していなければならなかった。たとえば、従
来のシステムの第1の特徴は、各インタフェース回路カ
ードはその一部として内在的デ]−ド回路を有すること
であり、これにより主システムがモジュラ−装置と通信
する必要があるときかかるインタフェース回路(カード
)を保持するスロット手段中の実際の位置にかかわりな
くインタフェース回路がアドレスされる。従来技術にお
いて、かかるデコード回路は所定型式の各モジュラ−装
置(例えば、フロッピーディスク装置)に対し、標準的
なアドレス回路構成が設けられており、標準的アドレス
を変更する必要がある場合は、アドレスデコード回路に
対し、ジA7ンパ又はワイA7ラツプの変更が追加され
又は行われて「アドレスが変更される」。第3に、(各
インタフェース回路がアドレス可能であるから)かかる
システムにはある程度の交換可能性があるが、かかるシ
ステムでは通常インタフェース回路カードは一部の能動
インタフェース回路間の優先度の決定方法を実現づるべ
く順番に配置されたスロット中におかれねばならない。 従来技術では(−順番の」スロット中を順次走査する回
路構成は「直列」状であった。かかる構成では能動イン
タフェース回路カード間には空いたスロット=があって
はならず、従来技術においてはこれが制約となっていた
。また、追加しうるモジュラ−周辺装置が増加づると、
I10装置のアドレスのために必要な分のメモリスペー
スのulそのものが増大する。更に従来技術では診断ル
ーヂン命令は主システムの記憶装置中に記憶され−Cい
るため、選択的に追加可能なモジコ、ラー装置の数が増
加づるとインタフェース(及び周辺装置自体)のための
診断ルーチンを記憶するのに必弱な分のメモリスペース
の量が増加リ−る。上記の如きメモリスペースの使用が
増加すると当然問題を解決づるプログラムに使用しうる
メモリスペースの母が減少づ゛る。このようなメモリの
減少は追加費用をか()で記憶容帛を追加すればおぎな
われる。 本発明は、各インタフェース回路カード上にアドレスデ
コード回路を設
【ノる必要をなくし、優先度決定方式を
受は入れるためのインタフェース回路カードを特定のス
ロットでの「順序づり」をなくし、能動的インタフェー
ス回路間に空いたスロットがあってもよいようにし、選
択的周辺装置数が増加したときのアドレスを収容覆るた
めのメ[リアドレススペースを使用り゛る必要をなくし
、選択的周辺装置数が増加したときに追加される診断命
令を収容するだめの記憶容h]のむだをなくす。 本発明では、各インタフェース回路カードがシャーシに
挿入されると、カードが挿入された特定の物理的位置に
選択カードがあることを示す信号が発生ずる。更に、本
システムでは、各回路カードは、アドレス端”子がデー
タ処理システム中のデコーダ回路に順次接続される保持
手段にある位置アドレス端子に接続される。これらの特
徴の第1により、回路がその場所にアドレスされている
が、かかる回路がない場合、システムが通信がないとは
見なさず回路が不完全であるとみなす。特徴のm2によ
り、任意の回路カードをアドレスするハードウェアが減
り、又回路カードを交換しうるJ、うにり′るシステム
の自己構成が単純になる。また、本発明では各インタフ
ェースカードは、インタフェースカードがイの位置アド
レスでアドレスされCいる場合、どのインタフェースカ
ードが存在づるのかを示す複数の信号を発生り−る、好
ましい実施例ではROMによる手段を有する。この特徴
にJ、リシステムは特定のインタフェース回路カード(
つまり特定の周辺す)を表わJアドレス信号に応じたス
ロットアドレスを1探し出す」のに用いる構成表をメモ
リ中に作ることが可能である。 また、本発明は、2つ以上インタフェースカードが(協
働づ“る周辺装置に応じて)共通のデータフロー経路の
制御を必要とするとき、所定の優先順位でどの必要イン
タフェース回路が制御すべきかを決定づる判定装置を提
供する。 第1図を参照する。第1図には、1方向に流れるデータ
フロー経路でCPU13に接続され、1ノj向データフ
ロー経路でデータアドレスバス15(D/Aバス15)
に通ずる「パワーアップ」回路11がある。CPU13
は、2方向信号フロー経路でデータアドレスバス15に
接続されている。 また、CPtJ 13は2方向信号経路17で制御論理
回路19に接続されている。 制御論理回路19は2方向信号経路によりD/Aバス1
5に、そして2方向信号経路により判定回路23に接続
されている。制御論理回路19はシステム全体の回路要
素の多くにC,S、と表示された制御信号を供給づ−る
。 第1図の右側には、3つのインタフェース選択回路カー
ド25.27及び29が示され−Cいる。 インタフェース27と29の間の破線はそこにシステム
が利用しうる幾つかの他のインタフェース回路があるこ
とを示す。好ましい実施例においては、そこに6つのか
かるインタフェース回路選択カードがある。各インタフ
ェース選択カード25゜27及び29はそれぞれ2方向
信号フロー経路で協働づるデータ応答手段31.33及
び35に接続される。データ応答手段はフロッピーディ
スク駆動、ハードディスク駆動、ごデAディスプレイ装
置、電話シスプーム他とともに用いる通信設備。 ラーブ装置等の周辺装置でよい。 各インタフェース回路選択カードはライン37の協働り
る1本を通じ−C選択存在レジスタ39に接続されてい
る。選択0右レジスタ39は1方向データノE」−経路
40によりデータアドレスバス15に接続されている。 多くのデータフロー経路は図面中二重線ひ示されている
が、これはデータの通過量が大きいこと、又は複数のラ
インであることを承りためである。しかし、図中単一線
で示されているデータフロー経路のどれb実際には数本
の電線又はイれらが接続されるユニットへの数個のA−
ム接続を表わす。 各インタフ」ニース回路選択カード25.27及び2ε
〕は二り面信号経路65により判定回路23へ接続され
、P、A、(位置アドレス)と表示された1h向電流経
路(59等)を通じ゛Cデータアドレスバス15へ接続
される。また、各インフッ1−ス回路選択カード25.
27及び29は2方向信号経路(61,62及び64)
によりデータアドレスバス15に接続される。インタフ
ェース回路選択カードからデータアドレスバス15への
これら様々な経路の意義は以下の説明ととしにより明確
となる。 第1図左下部分には、2方向データフロー経路によりイ
ンタフコl−2回路42を介してデータアドレスバス1
5に接続されるキーボード7′11が示され、2方向デ
ータフロー経路によりインタフェース回路44を介して
データアドレスバス15に接続されるプリンタ43も示
されている。また、一方向信号経路によりD/Aバス1
5に接続される割込み制御手段46が示されている。割
込み制御回路46の右側には、2方向経路63にJ、リ
データアドレスバス15に接続されるR A M 45
及びRAM45の右側にAI)はりデータアドレスバス
15に2方向的に接続されるROM47がある。 最後に、1方向データフロー経路によりD/Aバス15
に接続される装置デコーダ49及び1方向データ経路に
よりD/Δバス15に接続される位置アドレスデコーダ
51が示されている。 システムへ電源が最初に接続又は入れられたとき、「パ
ワーアップ」回路は、4段階の直流電源、好ましい実施
例ではたとえば+5ポル1〜.−12ポル)−、+12
ボルト、及びOボルトの電源を形成りる。直流電源の発
生は従来の方法で行うことができ、当業者には良く知ら
れている。本システムでは、電源が安定した際、第1の
[パワーOKJ信号が発生してCPtJ13に伝わり、
これによつ’(CP LJは制御論理回路19と協働し
てシステム中の全ユニットをクリア及び/又はリセット
するリセット又はクリア信号を発生させる命令をROM
/17かう引さ出り。本明細@Jではデータ処理システ
ムの大部分は、発明がそれに属さないので示さず、また
説明を簡単にするため、データ処理システムそのものの
多くは詳細には説明しない。現在説明しているのは発明
に関づ−る説明を明確に理解するだめの背景説明である
。動作を周知の]ンピコーータ回路に関して説明する場
合、説明はそれについてすることになろう。現在説明中
の動作、特にCPU関係のそれについては、CPU13
は1個又は複数個のCPUチップでよく、集積回路製造
業数社から購入可能である。好ましい実施例では、CP
Uはデジタルエクイツブ社発行、1981年若作の刊行
物[マイクロ コンピューターズ アンド メモリズ」
に記載されている型式のCPUでよい。ROM4.7は
市販されているROMのどれでもよく、好ましい実施例
ではROM47はテキサス インスツルメンツ社製のT
MS−4764である。 制御論理回路19は、第1の期間はアドレスストローブ
信号、そののち無信号期間、続いてデータストローブ信
号及びそののちの無信号期間をなし、先行するクロック
信号サイクルの後はそれ自体を繰り返づクロック信号発
生器を含まねばならない。制御回路【ま命令によりクロ
ック発生器を「空動作」させることが可能でなければな
らない。 また、制御回路はデータ信号フロー又はアドレス信号フ
ローを共通データフロー経路へ又はこれから流す読み出
し又【よ書込み信号の如き制御信号を供給しうるちので
なければならない。かかる制御回路は幾通りムの方法で
実現しえ、かかる方法は]ンビュータ等のデータ処理装
置の当e 8にとり今て゛は周知である。 クリア操作の後、第2の「パソー〇Kj信号が1−バソ
ーアツブ」回路により発生し、この信号はCI) U
13に伝送される。第2の「パワー01〈」信号に応じ
て、CI)U13はROM47から命令を引き出し、大
きく破線で囲/υぐ示すマザーボード53十のシステム
ユニットは診断ルーチンをはどこされる。診断ルーチン
はコンビコータ分野ではI疲知であるから、かかるルー
チンは本明細出では論じない。 システムが診断ルーチンまたはマリ゛−ボード53上の
主要ユニットのテストを43えたのら、ROM/17か
らの命令によりCI)U13は制御論理回路1つを通じ
て選択存在レジスタ39をアドレスし特にライン55に
信号があるかないかを調べるためにそのゼロ位置を問い
合わける。インタノエース選択カード25が保持手段又
はカードを保持するシステムのシャーシ部のスロットに
物■!的に挿入された場合、ゼロ位置に存在するカード
があることを承り信号をライン55に供給づるスイッチ
が開成覆る。システムはまずその決定を行うレジスタ3
9に問い合わせる。なぜなら、そうせず直接インタフェ
ース回路カード上ドをアドレスするステップに進むと、
いかなる理由でそのカードに問い合わせしたにしろ、存
在すべきカードが欠りていることはシステムにとりカー
ド25上の回路が正しく動作していないことを示し、一
層悪い場合は動作が「行ぎづまる」原因となる。 システムがレジ°スタ39に問い合わせ、ライン55に
信号のあることが決まったあとでシステムはROM47
からの別の命令に応じてスロットゼロのためのアドレス
信号を位置アドレスデコーダ51に送る。位置アドレス
デコーダ51は(好ましい実施例では)6つの異なるI
)、A、信号をブを生することができる。前述の如く、
好ましい実施例では6通りの選び方があり、従って6木
のライン及び6つのかかる信号が示されているが、選び
方の数は6通りで41くともにい。ゼロ位置のアドレス
信シ〕が位置アドレスデコーダ51に伝送されるから、
ゼロl)、A、ライン57のみが信号を有し、これはテ
2−タアドレスバス15に、そし−Cそこl)+ rシ
ライン59に沿ってインタフ上−ス回路選択カーl”
25に伝送される。第2図からよりよくわかるように、
ライン5つ上の信号はカード25土のある論理回路を動
作させる。好ましい実施例では、アドレス信号を位置ア
ドレスデ」−ダ51に供給り−る同一のアドレスワード
はビット又は信号も2方向電流経路61を通してインタ
フェースカード25に供給りる。好ましい実施例では7
個のかかるビットが利用可能であるが、その他の個数で
もよい。7ビツトの場合、インタフ上−スカート25(
及び適宜の時には他のインタフェースカード全て)は1
28通りのアドレスが可能である。第1の動作では、通
常7ピツトがインタフェース回路でデコードされるため
インタフ上−スカート上の記録装置はインタフェースカ
ードが存在りることを示り信号を伝送又は発生Jる。従
って、システムが初めにスロット位置にアドレスするこ
とに応じて、インタフェースカードが存在づること、よ
って周辺装置が特定のスロット又は保持手段位置に接続
されていることを示す一組の確認信号がインタフェース
カードから伝送される。確認信号はシステムに−こり構
成表をメモリ中に作るのを助()るために使用される。 これは幾つかのソフトウェア技術に応じて行ないうる。 好ましい実施例ではメモリのある一部が回路カードの位
置アドレスに関する情報を記憶するためにとっておかれ
る。スロット位置アドレスは構成表の一部としてメモリ
の一定部分に記憶される。位置アドレスを構成表から引
き出りのに使用されるアドレス情報はインタフェース回
路カード上にあるROM123(第2図)から得られる
確認信号により一部生成される。このJ、うにして、た
とえばフ]]ツピーディスクからの応用プログラムが進
行中で、プログラムはインタフェース回路25ど協動す
る周辺装置をアドレスリ”ることを意図する場合、確認
信号は構成表をアドレスするために一部使用され、従っ
て位置アドレス信号がそこから引き出され、カード25
が入れられているス[Jツ1〜Uロ用の1つ。 △、(;j月を発生づるデコーダ51に伝送される。 上記の特徴はインタフェースカードを6つのスロワ1へ
のどれにでも容易に入れかえられるようにJる特徴のう
ちの1つである。インタフ1丁−ス回路カードはそれ自
身の確認信号を発生し、それらの信号はメモリ中に構成
表を作成Jるために一部使用されるから、プログラムは
システムがあるインタフ土−ス回路カードのある位置に
あることを知るために変更されなくてよい。自己形状は
透明でもJ:<使用者に未知のものでもよい。 かかるシステムはシステムとともに使用する任意の故の
インタフェース回路を右しえ、この数は応用を応げるに
つれて」(9人するがら、以前はかがるシステムはシス
テムのメモリの大きな部分を次のために特性にしていた
。(1)使用されうるインタフ」ニースカートの各々に
I10アドレスを提供り−る。(2シスデムのメモリ中
の使用されうるインタフェース回路の各々に動作される
診断ルーチンを記憶する。 本システムは、ス[」ットをアドレス可能にし、何枚の
カードを使用するかにかかわりなく(従来装置ではN枚
の回路カードに費ヤづアドレス分に比べて)単に6個の
スロワl〜をアドレスせしめる・構成表を作成すること
で回路カードアドレス用のメモリアドレス分の使用を減
らす。又、本発明は各回路カードに診断ルーチン又は個
々のカードのインタフェース回路の重要な要素をテスト
する一組の命令を記憶する記憶装置を設りることで、使
用されうる各回路カード用の診断ルーブーンを記憶しな
いでリ−む。 本装置はROMからの命令で選択存在レジスタ39によ
り選択カードが存在Jるがどうがを発見するため各保持
手段位置をテストするよう動作しつづけ、選択カードの
存在する各位置から各位置でのインタフェース回路存在
の確認信号を引き出しつづ()る。自己(14成の完了
後、システムは一部が各スロットの回路を承りアドレス
信号に応答して各スロワ1〜又は保持部材位置を正しく
アドレス1−る準備をする。 その後、システムは各カード25.27及び29に診断
ルーチンを作動させることで動作を続行Jる。システム
はそれらのアドレスでインタフェ−ス回路をアドレスし
、各カード上のROMが、回路カードの重要な要素の各
々をテスt−yるRΔM45へ命令を順次戻り一連のス
デツプを踏んでいくようにさせて上記のことを完了覆る
。これは第2図を検討づ−ればざらによく理解される。 インタフェースカードの相H交挽性について起こりうる
別の問題は、実際に2つ以上のインタフェースカード又
は周辺装置が共通データフ【]−経路の制御を必要とで
る場合、回路のどれに、又はそれらが接続する周辺装置
のどれに実際に制御要求を許可りるかを決定づ゛る問題
である。インタフ1−スカートが所定の位置にとどまっ
ている場合は、システムは位置自体がある形式の優先度
を表ねりことを知って、それらの所定の位置を扱うこと
ができる。カードは交換可能であから、特定の周辺装置
に関する優先度は以前それが位置したスロット位置に付
随覆るかもしれないし、しないがもしれない。従って、
本システムでは回路7J−ドそのものの間でどのカード
が最高の優先度を有するかを決定づる。 優先度は2ビツト値でカードに割り当てられ、その値に
依存し、各回路カードはより高い優先度の回路カードに
より生成された、全カードに共通な信号により先取され
る。言いかえれば、カードは全カード、低い優先度の回
路カードにJl−通の信号によって先取しうる。又、デ
ータ経路65に沿って共通データフロー経路制御の要求
が伝送される。周辺装置のどれかが、CP U 13の
指示下にある制御論理回路19により制御されることな
く情報がRAM 4.5に直接伝送されるよう直接的な
メモリアクセスを必要とする場合、かがる要求、つまり
メモリアクセスの要求はデータフロー経路65でなされ
る。判定回路23は、まず要求があったかを決定し、デ
ータ経路67に沿い適当な信号を伝送覆ることで制御論
理19を通じCI) Uの動作を中止せしめ、同時に[
要求許可J信号をデ−全経路65に沿い要求をなした特
定のインタフェース回路様に伝送し返り。この動f1の
訂細は第3図を釡照りればJ、り理解できよう。 第2図はそれに載置され複数の整合」ネクタ端了71に
係合りる複数の二]ネクタ及び」ネクタ端子69を右づ
る選択カード25を示す。整合」ネクタ端子71は固体
片73どして示したシXノーシ中のス[コツ1〜小ルタ
又は保持手段位置に設けられ(いる。 カード25がホルダ73に正常な位置でロックされlζ
場合、−」ネクタ端子75及び77はそれぞれ」ネクタ
端子76及び78に係合しU、(実際にはマザーボード
上にある)+5vがら抵抗140を通り(やはり実際に
はマザー小−ド土にある)接地への回路がc′きる。 従って、カードが実際にス[」ツ1〜中に0自りる時は
選択存在(0,r−’、)接地信号がライン55で発生
りる。ライン55上の選択存在信号は選択存在レジスタ
39へ伝送される第1図に示した型のものである。第1
図では選択存在信8は選択存在レジスタ39に直接伝送
されているが、かがる表現は本発明の特徴を強調するた
めになされていることをサベきである。実際には、選択
存在ラインは第2図に承り如くデータアドレスバス15
を通る。 第2図には、D/Aバス15がらライン81」二を伝送
されるWRI−ど表示された碍込み信号が示されている
。ライン81には常に低電圧信号である書込み信号か高
電圧信号である読取り信号が存在リ−る。RD / W
RT信号と書かれることもあるが、この信号によって
記憶装置は存在り“るのが読取り信号であるか出込み信
号であるかに応じ゛C情報をそこから伝送づるか又は書
込まれる情報を受取ったり】る。 この際、前記の如く第1図の制御論理回路19はシステ
ム中のクロック信号を必要とづ−る全要素にクロック信
号を供給覆るクロック信号発生器を有することに留意づ
べきである。かかるクロック信号発生はコンビコータ技
術にJ3い゛C周知である。 制御論理回路19はざらに適宜の制御信号を83から9
5までの奇数で示されたバッファの如ぎ適宜に制御可能
なバッファ装置に供給覆ることで・データフローのデー
タアドレスバス15への出入及びシスデム全体の様々な
要素への出入りを指示する。好ましい実施例では、バッ
フ)7の配置は本願と出願口及び■受入が同じ同時米国
特許出願[タイムセパレート2方向電流フロー装置JS
、N。 351.720において説゛明した如きものである。ラ
イン81上の出込み信号はコネクタ端子97.読取り/
回込み信号を供給づるバッファ83を通じて論理回路9
9に伝送される。論理回路99は一連の)′ンドグート
及びナンドゲ−1〜よりなり、2つの個別の出ツノ信号
、つまりライン101上に読取り信号、ライン103上
に書込み信号を供給する。 前記の如く、制御論理回路により発生Jる2つの15号
はデータストローブ信号及びアドレスストL]−ブ信号
である。本発明の好ましい実施例で採用されているデー
タ処理方式はある期間アドレスストローブ信号を使用し
て働き、他の期間データストローブ信号を使用して働く
。 第2図の回路で採用されているデータ処理方式は第1の
期間アドレスストローブ信号に応答してデータアドレス
バス15上の情報はどれもアドレス情報とみなすよう動
作し、第2の期間はデータストローブ信号に応答してこ
の期間データアドレスバス15上の情報はどれもデータ
情報つまり金銭の如き価値を表示する情報データ又は命
令を表すデータと見なされる。 第2図はデータストローブ信号(DS)がライン105
に沿いコネクタ端子107を通り制御信号により制御さ
れるバッファ85を通って、その後論理回路99に伝送
されることを示す。 第2図はデコーダ装置109を示す。前記の説明の如く
、データアドレスバス15に沿って伝送される1組のア
ドレス信号は7ビツトを含み、これはインタフェースカ
ードに128通りの可能なアドレスを提供づる。第2図
に示す如く、Oビットから第6ビツトまでの7ビツ1へ
はライン110に沿い、コネクタ端子111.バッファ
87を通ってアドレスレジスタ113に伝送される。ア
ドレスレジスタ113がこれらの信号を受取ってか1う
アドレスストローブ時間中、アドレスストローブはライ
ン115に沿いコネクタ端子117.バラノア91を通
りアドレスレジスタ113を動作さぜる。当然アドレス
レジスタ113は信号をホールドし、デ」−夕に伝送゛
りる。同一の組のアドレス信号に、ライン120に沿い
コネクタ端子121を通リゾ」−ダ109へ伝送される
位置アドレスデコーダからの位置アドレス信号が含まれ
る。 従って、アドレスストローブ時間中、7ピッ1〜C表現
されるアドレスはアドレスレジスタ113に伝送されて
ボールドされる。その後デコーダ109に伝送されて単
一の信号にデ」−ドされる。 第2図に承り如く、Iワード テン」信号又はW/10
信号はデコーダ109によりデコードされた結果である
命令信号であって、W/10信号は論理回路99に伝送
される。好ましい実施例では、ワードテン又はW/10
信号はライン81に町込み信号が存在するかしないかに
応じて情報をデータレジスタ119から読取るかデータ
レジスタ119へ忠込むべきことを意味する。従って、
論理回路99はライン1’01上に跣取り信号かうイン
103上に出込み信号を供給し、データレジスタ119
はデータボート122を介して情報を受入れるか、ボー
ト122からデータを伝送する。 データス1〜ローブ時間中論理回路99は作動され、W
/10信号は、アドレスストローブ時間中にアドレスレ
ジスタ113へ伝送されたアドレス情報に応答して発生
1゛るがデータストローブ時間中存在することに注意づ
べきである。上記の如く、アドレスレジスタ113は情
報をボールドりるのでデータストローブ時間中利用可能
である。 第2図はROM装置123も示toROM装置123は
いかなるものでもよいが好ましい実施例ではテキサス
インスツルメンツ社製のTMS−4764である。RO
M装@123にはライン127及び129に作動信号又
はROM読取り信号を発生する作動信号発生器125が
接続されている。作動信号発生器125(又はROM読
取り信号発生器)はデータストローブ信号、読取り/8
込み信号、及びワードゼロ信号の存在に応答するアンド
ゲート及びナントゲートからなる′!4iなる論理回路
である。つまり、〈ジイン110で伝送された)アドレ
ス信号のゼロから6ビツトに【よP。 A、信号の存在期間デコーダ109 hXらW10信号
を形成するビットの正しい組み合わせlfi存右−する
。W10信号又はワードゼロ信号が読取り/書込み信号
及びデータストローブ信号とともに存在する場合、RO
M読取り信号がライン127及び129に発生する。ラ
イン129上のROM読1収り信号はカウンタ131を
増加させる。ノJウンタ131としては好ましい実施例
ではテキサス インスツルメンツ社製の2つの74LS
393装置を使用するが他の適当な集積回路カウンタを
使Jllしてもよい。カウンタ131は論理回路133
により発生したクリア信号に応答してクリア又(ま1ノ
セツ1〜される。論理回路133はアンド及びプントゲ
ートの回路であり、データストローブ信号。 RD/WRT信号、及びW/Z信号が同時に存在でると
き、応答して出力信号を供給する。ワードゼロ信号につ
いての説明で述べた如く、クリア信号を発生づ”るには
アドレス情報のゼロ力λら6ヒ゛ツトにデコーダ109
からW/2信号を生成するビットの正しい組合わせが存
在しなけれtfならな(1゜従って、カウンタ131を
クリア又はリセットづ−る揚台W/2信号が発生してカ
ウンタ131(まぜ口にリセットされる。その後、ワー
ドゼロ信号力\(DS及びRD/WRT信号とともに)
発生づ−る度に、ROM123が読取り可能となるだけ
でなく、カウンタ131が増加してROMが連続r1勺
にその各位置を読取られる。 ROM123は前記の診断ルーチンがある装置である。 カウンタ131が増加するとき診断ル−チンの各ステッ
プはライン135上をバッファ95及び89.コネクタ
端子137及び111を通りライン139及び110を
通って、ObXら第7ビツトをデータアドレスバス15
に伝送する。診断ルーチンの場合、この情報はRAM4
5 (第1図)に伝送し戻されCPU13及び診断ルー
チン又はカード25の要素のテストを行う制御論理19
にJ、り使用される。明らかに、他の情報はシステムが
適切と見なす使用を覆るためにROM123に記憶する
ことができ、これは本方式の右利む特徴の1つである。 どのインタフェース回路がひ在りるかを示′?l確認信
号は通常ROM123の初めの2つの位置に記憶される
。カウンタ131がゼ[jにリセットされROM読取り
信号が発生する場合、確認信号はうインコ35に沿いバ
ラノア9[5及び89.14!I属コネクタ端子を通り
ライン139及び110に沿って[〕/Aバス15へ伝
送される。 第2図かられかるように、割込み信号が発生する場合は
ライン141上に存在する。割込み信号はデータレジス
タ119の如き装置、特に[−受取りデータ利用可能]
と認識されるボートから発生しうる。第2図で示した例
では、γ−タレジスタ119は端子143が接続される
周辺装置からデータを受り、その情報が利用される。従
って、回路カード25」二の回路はデータ処理方式、特
に割込み制御回路46(第1図)にかかる情報又はf−
タの伝送準備ができたことを示づ。どの周辺装置がイン
タフェースカードを使用し、どの型の論理がカード上に
あるかによって異なる種類の割込み信号がライン141
で利用可能である。 やはり第2図かられかるように、それぞれ周辺装置から
情報を受り周辺装置へ情報を伝送する2つのデータフロ
ー経路14−5及び147がある。 第3図を参照するに、第3図は第2図(のインタフェー
スカード25)の基本回路に優先度条イ/−1を与える
ために付加する回路を示づ。第3図の回路は他の回路の
より高い優先度条f1により先取されるよう設計されて
いるが、J、り低い優先度条件の他の回路を先取する手
段を提供づ°る。第3図に示された要求信号は省略して
DMで承り”「直接メモリアクセス」の信号である。D
M Rは直接メモリアクセス要求を意味し、DMGは
許可された直接メモリアクセスを意味リ−る。他の形式
の制御もここに教示する発明的概念の趣旨内で要求しう
る。 第4a図の表は第3図の理解に役立つ。第4図でPφ=
O及びP+ =Oの優先度を割り当てられ7.−回路は
レベルO(レベルゼロ)の優先度を右づるど児なされる
ことに注意されたい。レベルゼロ(ま本装置では最低の
優先度である。又、(レベルゼロの次に高いレベルの)
レベル1ワン」1illIl路tよP+=O及びPO=
1の優先値を有し、(本装置では最高の優先度回路であ
る)レベル「ツー」回ン8は[)o=i及びP1=1の
優先値を右づ−る。第3図を参照。 第3図にはレベルワン優先度を右づる回路/J<示され
ている。回路は接続143Aを通じて周辺装置31(第
1図)へ〈第2図に示した上述の1川路に沿って)接続
される。周辺装置が共通データフ【」−経路、つまりD
/Δバス15を制御づる必要があるデータ処理をする時
、「内部要求」信号(INT、RQ)をライン151に
発生する。内部要求信号は周辺装置により通常に生成さ
l’Lるh〜、この場合は(つまりレジスタ119から
の信号では)、かかる信号は割込み信号の代りである。 本例では、これは直接メモリアクセスをすること、つま
りデータをデータ処理方式のメモ1ノ+4iへ直1&伝
送することを求める。内部要求信号はノ入イ信号であり
、アンドゲート153に伝送される。アンドゲート15
3の他方の入力信号はB P I Lラインから入来す
る。BPILラインは説明上D/Aバス15の外側に示
されているが好まいX実施例ではラインrBPφL」及
びrBUsYJ同様D/Aバスり5中にある。 回路のこの部分を説明すれば明らかなように、他のイン
タフェースカードが内部鼓求により、それがレベルツー
の優先度を有する場合、BPI Lラインにはロー信号
があり、アンドゲート153にはライン155にハイ出
力信号を供給する条件がととのわない。今、BPI L
ラインに信号を出しているより高い優先度の回路がない
ものとづると、ラインはハイ信号をライン157に沿0
コネクタ端子159.71アゲート161を通じてアン
ドゲート153に供給する。従って、直接メモリアクセ
スの制御を要求1−るより高い優先度の回路がない場合
、カード25のアントゲ−1−153iよナントゲート
163にハイ信号を供給する。ナンドグート163は、
2つのハイ入力信号がある場合に)−出力信号を出し、
人力信号の一方がローであるならばハイ出力信号を出M
よう動作づる。ノーンドグ−1−163への他の人力信
号はフリツブフ[−1ツブ165のリセット側の出力端
子から人来し、71ノツプフロツプ165がリセットさ
れる時ハイである。 フリツブフ]」ツブ165は、同時にローからハイに移
るクロック信号がライン169上に存在する場合のみに
ライン167上のハイ化5Hによりそのセット側に移る
D型フリップ70ツブである。 第3図の回路では、クロック信号はノアゲート187か
らの反転したDMG信月である。DMG信号は、フリッ
プフロップ165が転移し1安定」しうるに足るだり持
続するパルス信号である。この情況では、フリップフロ
ップ165をレフ1−側に移そうとするハイ信号がライ
ン167上に生成されるが、DMGはまだ発生していな
いので7リツブ゛ノロツブはそのように転移しない。ゲ
ート18つへは1つのハイ信号が(フリツブフ【」ツブ
165のリセツ1−側から)あるので、このゲートはマ
スク開始信8を発生する条件にない。DMR2で表わさ
れた15号は第2のス[1ツトにある特定のカードから
の直接メモリアクセスの要求を意味する。グー1〜16
3には2つのハイ入力信号があるのでDMR2信号はロ
ーで、コネクタ端子173を通じてD/Δバス15に移
送される。同時に、ノリツブ70ツブ165のセット側
からのロー信号はドライバゲート175へ伝送され、グ
ー1〜175はライン177よりコネクタ端子179を
通じ、B U S Yラインへシステムに回路がふさが
っていないことを承り高インピーダンス信号を供給Jる
。ライン181上の信号はノリツブフロップ165をリ
セットするリセット信号であり、この信号は制御力が放
棄された時に発生する。インタフェース回路は、コネク
タ端子185を通りノアゲート187に伝送されるライ
ン183上のDMGパルス信号を持つ。D M G信号
パルス(主システムよりの許可信号)は、ライン169
に供給されるローからハイ信号に移るロー信号であり、
ライン167にはハイ信号がまだあるから、フリツブフ
[コツプ165はレット側に移る。フリップフロップ1
6F)が「安定]りるまでゲート189が充分に条(i
(=J tJられるのを妨げるハイ信号がライン17
0にある。D M Gパルスが811えると、グー1へ
189には[J−信号があり、グー[へ189はマスク
開始信号を出す条件が充分になる。 第3図に示したカード制御論理回路170はライン17
2からマスク間始信号、ライン174から先取信号、及
びライン151から内部要求信号を供給される。マスク
開始信号が発生し、内部要求信号が続い“Cいるなら、
カード制御論理はDS。 ΔS 、 R+)/WRT等の、データを周辺装置とバ
ス15〕経由でアドレス可能な(i意の記憶手段との間
で伝送しあうことを要求゛りる制御信号を出り。 伝送が完了した時、内部要求信号は潤えて、ド[コツプ
マスク信号が発生づる。ドロップマスク信号は制御回路
170からの制御信号をJ3わらせ、ライン181を伝
送されて、ノリツブフロップ165をりしツ1−シ、こ
れによりゲート18つからのマスク開始信号を終らせる
。カード制御論理170は、回路がバスの制御をする(
つまり支配する)ようになった後でもライン174の先
取13号を監視しつづ()る。より高い優先度のインタ
フェースカードがその優先性を行使する場合、先取信号
によりカード制御論理回路170はそれがその時に行な
われているパスザイクルの終了時、ド[1ツブマスタ信
号を発生し、従ってフリップフロップ165をリセット
づる。上記の如く、ドロップマスタ信号は回路のバス制
御を放象せしめる。 従って、より高い優先度の回路が制御を求めていない場
合、第3図の回路が如何にしてD〜IR信号を生成する
のかが説明された31次により高い優先度の回路が制御
を求めている場合につき説明する。 より高い優先度の回路(この場合はレベル「ツー」の優
先度の回路)が、その内部要求に従うカード25に先行
して既に内部要求に従っていた場合、BPI Lライン
はローで、ロー信号はコネクタ端子159.71アゲー
ト161を通じて伝送されアン1〜ゲート153をライ
ン151上の内部要求(58に対し応答しないようにせ
しめる。要づるに、B P I Lライン上のロー信号
は、カード25にの回路がライン171上にDMR信号
を1成するのを先取づる。第3図の回路には「ラス1〜
ルツク」性がある。カード25上の回路が既にD M
R信号を発生しているが、DMG信号をまだデータ処理
シスデムから受取ってJ3らず、そして、この期間にJ
、り高い優先度の回路がBl)ILラインを駆動する場
合、1−ラス1〜ルツク」性が意味をもつ。 アンドグー1〜153へのB P 11人力化号がロー
となると、ライン167上の信号がローどなるのは明ら
かである。フリツ゛プフ1」ツブ165はDMG(3号
が発生している場合、ライン167上にハイ信号の存在
が必要であるから、マスク開始もバス制御Wt得もない
のは明らかである。よって、たとえ回路が要求をおえ、
許可の受取り間近かであったとしても、「ラストルック
」性があるから、より高い優先度の回路がその優先ライ
ンを主張する場合、要求は取消され、その許可も無視さ
れる。 第4図の前に第6図につき説明する。第6図は2木のラ
イン211及び213を示り。レジスタからの2つの信
号はプログラムに応じたもので、ライン211及び21
3上を比較装置215へ伝送される。比較装置215は
幾つかある市販の回路のどれでもよく、好ましい実施例
ではテキサスインスツルメンツ社製の74885である
。第6図から知られる如く、ライン217及び219は
第4図のBPφL及びBPI Lに接続されている。 につて、ライン217及び219は優先度構成中の全回
路にJ、り供給される電圧レベル信号を伝える。比較器
215において、ライン211及び213上の回路カー
ド用にプログラムされた優先度信号(比較器215中の
記号Aφ及びAI)はBPφL及びBPI Lライン上
の信号(比較器215中で記号13φ及びBl)と比較
される。ΔがBより小ざい場合はうイン221上に11
−の先取信号が出される。Aが8より大きいか等しい場
合はローの先取信号は発生しない。 第4図を参照するに、プログラム可能優先度回路はす1
型的な「レベル」回路に接続されている。 ライン221上にロー信号がある場合、回路はアンドゲ
ート191が充分条イ′1を整え4TいようにJること
で先取される。アンドグー1〜191が5t5)条f1
を整えられない場合、ナントゲート103はDMR仁号
を出ざない。第4図の論理回路214は第6図の回路を
含むものである。レベルゼ[」回路では、(上述の回路
と同様な7j法で) 13 F)φLライン上のローイ
ムシ]はアンドゲート191が充分に条件を整えられな
いようにすることで回路を先取づる。アンドゲート19
1が充分に条(’lを整えられない場合、ナントゲート
193はD M +<信号を出さない。ノリツブフ[1
ツブ川回路構成は第3図のものとl1ilじである。レ
ベルワン回路は第3図のbのと同じである。レベルツー
回路は先取回路がない点で幾分異なっている。内部要求
信号1よフリップ7Uツブ197に直接伝送される。、
レベルツー回路は最高の優先度の回路であつ−(、それ
を先取りりるJ、り高い優先度はない。レベルツー回路
にJjいては、B PφL及びBPll−ラインの両方
が任意のより低い優先度回路を先取された状態にするた
めローとされる。さて、共通データフロー経路の制御を
要求づる同一[先度の2つの回路がある場合につき、優
先度の問題を如何に解決するか第5図の回路を参照して
説明する。しかし、第5図の前に第3図及び第4図につ
き如何に柔軟なインタフェース回路が優先度を容易に変
更しうるかを説明する。 第3図に示づ如く、−組の端子△から1−1がコネクタ
端子159及び160に接続されるか又はこれに極く近
接しCいる。回路カードがレベルワン優先度で動作する
場合、ジャンパ162及び164は図示の如<BPI
Lラインからの先取信号を供給しBPφLラインからの
低い信号を供給づるJ、うに買かれる。回路カード25
がレベルゼロ優先度で動作する場合、ジA7ンパ164
はB l)φLラインからの先取信号を供給づるようC
−D端子に置かれ、又レベルゼロ回路は先取のためにい
かなるラインも使用しないのでジャンパ162は取除か
れる。回路カード25がレベルツー(0先度で動作する
場合、回路がBPφLライン及びBPILライン両方を
使用しうるようにジX/ンパ164はQHH子G−Fに
位置し、ジャンパ162は端子A−8におかれる。又、
1−IV(高電圧)がらアンドゲート1;う3ヘハイレ
ベル信号を供給するため端子C−1−1間にジ〜7ンパ
が必要なことがある。ジ鬼7ンパを移−4のは優先度構
成の変更を実行づるだりのもので説明のために示された
単純な構成である。 第6図の回路はこの問題を電気的に解決づるものである
。 第5図は優先度決定の第2段階のための回路を示づ゛。 同一優先度の2つの回路が制御を要求する場合、どちら
の回路が実際に制御を獲得覆るかの決定がなされねばな
らない。第5図には同期レジスタ199が示されている
。同期レジスタ199には各スロット(0〜5)のD
M R信号の全て及びやはり制御を要求づるがもしれな
い主システムのためのもう1つのD M Rが導か、れ
る。Jij1期レジスタは好ましい実施例ではテキサス
インスッルメンツ社製の743374である。同期レ
ジスタ199は複数のアドレス信号Aφ〜A6をROM
201に提供する。アドレス情報制御ROM201はカ
ウンタ203からの出力信号によっても条件を整えられ
る。次に述べる如く、カウンタ2゜3はラインAφ〜A
φの各々がカウンタ203の整流子的動作により条件を
整えれることがら、レジスタ199からの各「A」アド
レスがROM201に間合わせる機会が等しくなるよう
にして増加する。ROM201はT信号がただ1つだ(
プ通過してレジスタ204に記憶されるよう動作覆る。 上記のことは次に説明リ−る判定制御回路205からの
制御信号に応答して起こる。レジスタ204からの出力
信号は正しいDMG信号(DMGφ〜DMG7)を提供
り−るアンドゲート207の適切なものへ伝送される。 アンドゲート207も判定制御回路205からの制御信
号に応答して条件を整えられる。 判定制御回路205は図示の如<BUSY信号又は少な
くとも1つのrAJ信号の存在に応答して動作づる。判
定制御回路が要求をr[可づることを意味するライン2
06上の信号に応答して、カウンタ203は増加する。 同時にライン211の制御信号はITJ (5号をレジ
スタ203及び適切な10MG信号を発生するゲート2
07の適切なものに伝送する。 本システムは次のように動作する。(1)過度にI10
アドレス用のメモリスペースを使用することなく多数の
可能な選択肢からの選択を可能にりる。 ■診断ルーチンを主システムの記憶手段に記憶すること
なく各インタフェース回路で作動させる。 (3)その保持手段においてどのように交換されたかに
関わらず各インタフェース回路カードにアドレスデコー
ド回路を設けないままインタフェース回路カードを)ア
ドレスする。(4)回路カードが保持手段のどこに位置
するかに関わらず、異なる優先度を右りる要求中のイン
タフェース回路間で、次いで同じ優先度の要求中のイン
タフゴース回路間で優先度の決定をする。、(5) r
ラストルック」を行い、共通f−タフロー経路制御要求
が出され、又は許可された後でも連続的に監視をして、
高い優先度の要求がなされた場合システムがその要求を
受は入れるようにする。(6)能動インタフェース回路
間に空いたスロットがあってもかまわないような当初の
挿入、交換、追加又は取りはずしを可能にする。 本システムでは複数のインタフェース回路を使用すると
して説明したが、使用者が(同時に)複数の接続可能な
選択肢から選択するのを可能に覆るただ1つのインタフ
ェース回路カードスロットを使用し、他の周辺装置又は
データ応答手段が固定したシステムの部分となりうるシ
ステムにおいて多くの新しい特徴を使用しうる。
受は入れるためのインタフェース回路カードを特定のス
ロットでの「順序づり」をなくし、能動的インタフェー
ス回路間に空いたスロットがあってもよいようにし、選
択的周辺装置数が増加したときのアドレスを収容覆るた
めのメ[リアドレススペースを使用り゛る必要をなくし
、選択的周辺装置数が増加したときに追加される診断命
令を収容するだめの記憶容h]のむだをなくす。 本発明では、各インタフェース回路カードがシャーシに
挿入されると、カードが挿入された特定の物理的位置に
選択カードがあることを示す信号が発生ずる。更に、本
システムでは、各回路カードは、アドレス端”子がデー
タ処理システム中のデコーダ回路に順次接続される保持
手段にある位置アドレス端子に接続される。これらの特
徴の第1により、回路がその場所にアドレスされている
が、かかる回路がない場合、システムが通信がないとは
見なさず回路が不完全であるとみなす。特徴のm2によ
り、任意の回路カードをアドレスするハードウェアが減
り、又回路カードを交換しうるJ、うにり′るシステム
の自己構成が単純になる。また、本発明では各インタフ
ェースカードは、インタフェースカードがイの位置アド
レスでアドレスされCいる場合、どのインタフェースカ
ードが存在づるのかを示す複数の信号を発生り−る、好
ましい実施例ではROMによる手段を有する。この特徴
にJ、リシステムは特定のインタフェース回路カード(
つまり特定の周辺す)を表わJアドレス信号に応じたス
ロットアドレスを1探し出す」のに用いる構成表をメモ
リ中に作ることが可能である。 また、本発明は、2つ以上インタフェースカードが(協
働づ“る周辺装置に応じて)共通のデータフロー経路の
制御を必要とするとき、所定の優先順位でどの必要イン
タフェース回路が制御すべきかを決定づる判定装置を提
供する。 第1図を参照する。第1図には、1方向に流れるデータ
フロー経路でCPU13に接続され、1ノj向データフ
ロー経路でデータアドレスバス15(D/Aバス15)
に通ずる「パワーアップ」回路11がある。CPU13
は、2方向信号フロー経路でデータアドレスバス15に
接続されている。 また、CPtJ 13は2方向信号経路17で制御論理
回路19に接続されている。 制御論理回路19は2方向信号経路によりD/Aバス1
5に、そして2方向信号経路により判定回路23に接続
されている。制御論理回路19はシステム全体の回路要
素の多くにC,S、と表示された制御信号を供給づ−る
。 第1図の右側には、3つのインタフェース選択回路カー
ド25.27及び29が示され−Cいる。 インタフェース27と29の間の破線はそこにシステム
が利用しうる幾つかの他のインタフェース回路があるこ
とを示す。好ましい実施例においては、そこに6つのか
かるインタフェース回路選択カードがある。各インタフ
ェース選択カード25゜27及び29はそれぞれ2方向
信号フロー経路で協働づるデータ応答手段31.33及
び35に接続される。データ応答手段はフロッピーディ
スク駆動、ハードディスク駆動、ごデAディスプレイ装
置、電話シスプーム他とともに用いる通信設備。 ラーブ装置等の周辺装置でよい。 各インタフェース回路選択カードはライン37の協働り
る1本を通じ−C選択存在レジスタ39に接続されてい
る。選択0右レジスタ39は1方向データノE」−経路
40によりデータアドレスバス15に接続されている。 多くのデータフロー経路は図面中二重線ひ示されている
が、これはデータの通過量が大きいこと、又は複数のラ
インであることを承りためである。しかし、図中単一線
で示されているデータフロー経路のどれb実際には数本
の電線又はイれらが接続されるユニットへの数個のA−
ム接続を表わす。 各インタフ」ニース回路選択カード25.27及び2ε
〕は二り面信号経路65により判定回路23へ接続され
、P、A、(位置アドレス)と表示された1h向電流経
路(59等)を通じ゛Cデータアドレスバス15へ接続
される。また、各インフッ1−ス回路選択カード25.
27及び29は2方向信号経路(61,62及び64)
によりデータアドレスバス15に接続される。インタフ
ェース回路選択カードからデータアドレスバス15への
これら様々な経路の意義は以下の説明ととしにより明確
となる。 第1図左下部分には、2方向データフロー経路によりイ
ンタフコl−2回路42を介してデータアドレスバス1
5に接続されるキーボード7′11が示され、2方向デ
ータフロー経路によりインタフェース回路44を介して
データアドレスバス15に接続されるプリンタ43も示
されている。また、一方向信号経路によりD/Aバス1
5に接続される割込み制御手段46が示されている。割
込み制御回路46の右側には、2方向経路63にJ、リ
データアドレスバス15に接続されるR A M 45
及びRAM45の右側にAI)はりデータアドレスバス
15に2方向的に接続されるROM47がある。 最後に、1方向データフロー経路によりD/Aバス15
に接続される装置デコーダ49及び1方向データ経路に
よりD/Δバス15に接続される位置アドレスデコーダ
51が示されている。 システムへ電源が最初に接続又は入れられたとき、「パ
ワーアップ」回路は、4段階の直流電源、好ましい実施
例ではたとえば+5ポル1〜.−12ポル)−、+12
ボルト、及びOボルトの電源を形成りる。直流電源の発
生は従来の方法で行うことができ、当業者には良く知ら
れている。本システムでは、電源が安定した際、第1の
[パワーOKJ信号が発生してCPtJ13に伝わり、
これによつ’(CP LJは制御論理回路19と協働し
てシステム中の全ユニットをクリア及び/又はリセット
するリセット又はクリア信号を発生させる命令をROM
/17かう引さ出り。本明細@Jではデータ処理システ
ムの大部分は、発明がそれに属さないので示さず、また
説明を簡単にするため、データ処理システムそのものの
多くは詳細には説明しない。現在説明しているのは発明
に関づ−る説明を明確に理解するだめの背景説明である
。動作を周知の]ンピコーータ回路に関して説明する場
合、説明はそれについてすることになろう。現在説明中
の動作、特にCPU関係のそれについては、CPU13
は1個又は複数個のCPUチップでよく、集積回路製造
業数社から購入可能である。好ましい実施例では、CP
Uはデジタルエクイツブ社発行、1981年若作の刊行
物[マイクロ コンピューターズ アンド メモリズ」
に記載されている型式のCPUでよい。ROM4.7は
市販されているROMのどれでもよく、好ましい実施例
ではROM47はテキサス インスツルメンツ社製のT
MS−4764である。 制御論理回路19は、第1の期間はアドレスストローブ
信号、そののち無信号期間、続いてデータストローブ信
号及びそののちの無信号期間をなし、先行するクロック
信号サイクルの後はそれ自体を繰り返づクロック信号発
生器を含まねばならない。制御回路【ま命令によりクロ
ック発生器を「空動作」させることが可能でなければな
らない。 また、制御回路はデータ信号フロー又はアドレス信号フ
ローを共通データフロー経路へ又はこれから流す読み出
し又【よ書込み信号の如き制御信号を供給しうるちので
なければならない。かかる制御回路は幾通りムの方法で
実現しえ、かかる方法は]ンビュータ等のデータ処理装
置の当e 8にとり今て゛は周知である。 クリア操作の後、第2の「パソー〇Kj信号が1−バソ
ーアツブ」回路により発生し、この信号はCI) U
13に伝送される。第2の「パワー01〈」信号に応じ
て、CI)U13はROM47から命令を引き出し、大
きく破線で囲/υぐ示すマザーボード53十のシステム
ユニットは診断ルーチンをはどこされる。診断ルーチン
はコンビコータ分野ではI疲知であるから、かかるルー
チンは本明細出では論じない。 システムが診断ルーチンまたはマリ゛−ボード53上の
主要ユニットのテストを43えたのら、ROM/17か
らの命令によりCI)U13は制御論理回路1つを通じ
て選択存在レジスタ39をアドレスし特にライン55に
信号があるかないかを調べるためにそのゼロ位置を問い
合わける。インタノエース選択カード25が保持手段又
はカードを保持するシステムのシャーシ部のスロットに
物■!的に挿入された場合、ゼロ位置に存在するカード
があることを承り信号をライン55に供給づるスイッチ
が開成覆る。システムはまずその決定を行うレジスタ3
9に問い合わせる。なぜなら、そうせず直接インタフェ
ース回路カード上ドをアドレスするステップに進むと、
いかなる理由でそのカードに問い合わせしたにしろ、存
在すべきカードが欠りていることはシステムにとりカー
ド25上の回路が正しく動作していないことを示し、一
層悪い場合は動作が「行ぎづまる」原因となる。 システムがレジ°スタ39に問い合わせ、ライン55に
信号のあることが決まったあとでシステムはROM47
からの別の命令に応じてスロットゼロのためのアドレス
信号を位置アドレスデコーダ51に送る。位置アドレス
デコーダ51は(好ましい実施例では)6つの異なるI
)、A、信号をブを生することができる。前述の如く、
好ましい実施例では6通りの選び方があり、従って6木
のライン及び6つのかかる信号が示されているが、選び
方の数は6通りで41くともにい。ゼロ位置のアドレス
信シ〕が位置アドレスデコーダ51に伝送されるから、
ゼロl)、A、ライン57のみが信号を有し、これはテ
2−タアドレスバス15に、そし−Cそこl)+ rシ
ライン59に沿ってインタフ上−ス回路選択カーl”
25に伝送される。第2図からよりよくわかるように、
ライン5つ上の信号はカード25土のある論理回路を動
作させる。好ましい実施例では、アドレス信号を位置ア
ドレスデ」−ダ51に供給り−る同一のアドレスワード
はビット又は信号も2方向電流経路61を通してインタ
フェースカード25に供給りる。好ましい実施例では7
個のかかるビットが利用可能であるが、その他の個数で
もよい。7ビツトの場合、インタフ上−スカート25(
及び適宜の時には他のインタフェースカード全て)は1
28通りのアドレスが可能である。第1の動作では、通
常7ピツトがインタフェース回路でデコードされるため
インタフ上−スカート上の記録装置はインタフェースカ
ードが存在りることを示り信号を伝送又は発生Jる。従
って、システムが初めにスロット位置にアドレスするこ
とに応じて、インタフェースカードが存在づること、よ
って周辺装置が特定のスロット又は保持手段位置に接続
されていることを示す一組の確認信号がインタフェース
カードから伝送される。確認信号はシステムに−こり構
成表をメモリ中に作るのを助()るために使用される。 これは幾つかのソフトウェア技術に応じて行ないうる。 好ましい実施例ではメモリのある一部が回路カードの位
置アドレスに関する情報を記憶するためにとっておかれ
る。スロット位置アドレスは構成表の一部としてメモリ
の一定部分に記憶される。位置アドレスを構成表から引
き出りのに使用されるアドレス情報はインタフェース回
路カード上にあるROM123(第2図)から得られる
確認信号により一部生成される。このJ、うにして、た
とえばフ]]ツピーディスクからの応用プログラムが進
行中で、プログラムはインタフェース回路25ど協動す
る周辺装置をアドレスリ”ることを意図する場合、確認
信号は構成表をアドレスするために一部使用され、従っ
て位置アドレス信号がそこから引き出され、カード25
が入れられているス[Jツ1〜Uロ用の1つ。 △、(;j月を発生づるデコーダ51に伝送される。 上記の特徴はインタフェースカードを6つのスロワ1へ
のどれにでも容易に入れかえられるようにJる特徴のう
ちの1つである。インタフ1丁−ス回路カードはそれ自
身の確認信号を発生し、それらの信号はメモリ中に構成
表を作成Jるために一部使用されるから、プログラムは
システムがあるインタフ土−ス回路カードのある位置に
あることを知るために変更されなくてよい。自己形状は
透明でもJ:<使用者に未知のものでもよい。 かかるシステムはシステムとともに使用する任意の故の
インタフェース回路を右しえ、この数は応用を応げるに
つれて」(9人するがら、以前はかがるシステムはシス
テムのメモリの大きな部分を次のために特性にしていた
。(1)使用されうるインタフ」ニースカートの各々に
I10アドレスを提供り−る。(2シスデムのメモリ中
の使用されうるインタフェース回路の各々に動作される
診断ルーチンを記憶する。 本システムは、ス[」ットをアドレス可能にし、何枚の
カードを使用するかにかかわりなく(従来装置ではN枚
の回路カードに費ヤづアドレス分に比べて)単に6個の
スロワl〜をアドレスせしめる・構成表を作成すること
で回路カードアドレス用のメモリアドレス分の使用を減
らす。又、本発明は各回路カードに診断ルーチン又は個
々のカードのインタフェース回路の重要な要素をテスト
する一組の命令を記憶する記憶装置を設りることで、使
用されうる各回路カード用の診断ルーブーンを記憶しな
いでリ−む。 本装置はROMからの命令で選択存在レジスタ39によ
り選択カードが存在Jるがどうがを発見するため各保持
手段位置をテストするよう動作しつづけ、選択カードの
存在する各位置から各位置でのインタフェース回路存在
の確認信号を引き出しつづ()る。自己(14成の完了
後、システムは一部が各スロットの回路を承りアドレス
信号に応答して各スロワ1〜又は保持部材位置を正しく
アドレス1−る準備をする。 その後、システムは各カード25.27及び29に診断
ルーチンを作動させることで動作を続行Jる。システム
はそれらのアドレスでインタフェ−ス回路をアドレスし
、各カード上のROMが、回路カードの重要な要素の各
々をテスt−yるRΔM45へ命令を順次戻り一連のス
デツプを踏んでいくようにさせて上記のことを完了覆る
。これは第2図を検討づ−ればざらによく理解される。 インタフェースカードの相H交挽性について起こりうる
別の問題は、実際に2つ以上のインタフェースカード又
は周辺装置が共通データフ【]−経路の制御を必要とで
る場合、回路のどれに、又はそれらが接続する周辺装置
のどれに実際に制御要求を許可りるかを決定づ゛る問題
である。インタフ1−スカートが所定の位置にとどまっ
ている場合は、システムは位置自体がある形式の優先度
を表ねりことを知って、それらの所定の位置を扱うこと
ができる。カードは交換可能であから、特定の周辺装置
に関する優先度は以前それが位置したスロット位置に付
随覆るかもしれないし、しないがもしれない。従って、
本システムでは回路7J−ドそのものの間でどのカード
が最高の優先度を有するかを決定づる。 優先度は2ビツト値でカードに割り当てられ、その値に
依存し、各回路カードはより高い優先度の回路カードに
より生成された、全カードに共通な信号により先取され
る。言いかえれば、カードは全カード、低い優先度の回
路カードにJl−通の信号によって先取しうる。又、デ
ータ経路65に沿って共通データフロー経路制御の要求
が伝送される。周辺装置のどれかが、CP U 13の
指示下にある制御論理回路19により制御されることな
く情報がRAM 4.5に直接伝送されるよう直接的な
メモリアクセスを必要とする場合、かがる要求、つまり
メモリアクセスの要求はデータフロー経路65でなされ
る。判定回路23は、まず要求があったかを決定し、デ
ータ経路67に沿い適当な信号を伝送覆ることで制御論
理19を通じCI) Uの動作を中止せしめ、同時に[
要求許可J信号をデ−全経路65に沿い要求をなした特
定のインタフェース回路様に伝送し返り。この動f1の
訂細は第3図を釡照りればJ、り理解できよう。 第2図はそれに載置され複数の整合」ネクタ端了71に
係合りる複数の二]ネクタ及び」ネクタ端子69を右づ
る選択カード25を示す。整合」ネクタ端子71は固体
片73どして示したシXノーシ中のス[コツ1〜小ルタ
又は保持手段位置に設けられ(いる。 カード25がホルダ73に正常な位置でロックされlζ
場合、−」ネクタ端子75及び77はそれぞれ」ネクタ
端子76及び78に係合しU、(実際にはマザーボード
上にある)+5vがら抵抗140を通り(やはり実際に
はマザー小−ド土にある)接地への回路がc′きる。 従って、カードが実際にス[」ツ1〜中に0自りる時は
選択存在(0,r−’、)接地信号がライン55で発生
りる。ライン55上の選択存在信号は選択存在レジスタ
39へ伝送される第1図に示した型のものである。第1
図では選択存在信8は選択存在レジスタ39に直接伝送
されているが、かがる表現は本発明の特徴を強調するた
めになされていることをサベきである。実際には、選択
存在ラインは第2図に承り如くデータアドレスバス15
を通る。 第2図には、D/Aバス15がらライン81」二を伝送
されるWRI−ど表示された碍込み信号が示されている
。ライン81には常に低電圧信号である書込み信号か高
電圧信号である読取り信号が存在リ−る。RD / W
RT信号と書かれることもあるが、この信号によって
記憶装置は存在り“るのが読取り信号であるか出込み信
号であるかに応じ゛C情報をそこから伝送づるか又は書
込まれる情報を受取ったり】る。 この際、前記の如く第1図の制御論理回路19はシステ
ム中のクロック信号を必要とづ−る全要素にクロック信
号を供給覆るクロック信号発生器を有することに留意づ
べきである。かかるクロック信号発生はコンビコータ技
術にJ3い゛C周知である。 制御論理回路19はざらに適宜の制御信号を83から9
5までの奇数で示されたバッファの如ぎ適宜に制御可能
なバッファ装置に供給覆ることで・データフローのデー
タアドレスバス15への出入及びシスデム全体の様々な
要素への出入りを指示する。好ましい実施例では、バッ
フ)7の配置は本願と出願口及び■受入が同じ同時米国
特許出願[タイムセパレート2方向電流フロー装置JS
、N。 351.720において説゛明した如きものである。ラ
イン81上の出込み信号はコネクタ端子97.読取り/
回込み信号を供給づるバッファ83を通じて論理回路9
9に伝送される。論理回路99は一連の)′ンドグート
及びナンドゲ−1〜よりなり、2つの個別の出ツノ信号
、つまりライン101上に読取り信号、ライン103上
に書込み信号を供給する。 前記の如く、制御論理回路により発生Jる2つの15号
はデータストローブ信号及びアドレスストL]−ブ信号
である。本発明の好ましい実施例で採用されているデー
タ処理方式はある期間アドレスストローブ信号を使用し
て働き、他の期間データストローブ信号を使用して働く
。 第2図の回路で採用されているデータ処理方式は第1の
期間アドレスストローブ信号に応答してデータアドレス
バス15上の情報はどれもアドレス情報とみなすよう動
作し、第2の期間はデータストローブ信号に応答してこ
の期間データアドレスバス15上の情報はどれもデータ
情報つまり金銭の如き価値を表示する情報データ又は命
令を表すデータと見なされる。 第2図はデータストローブ信号(DS)がライン105
に沿いコネクタ端子107を通り制御信号により制御さ
れるバッファ85を通って、その後論理回路99に伝送
されることを示す。 第2図はデコーダ装置109を示す。前記の説明の如く
、データアドレスバス15に沿って伝送される1組のア
ドレス信号は7ビツトを含み、これはインタフェースカ
ードに128通りの可能なアドレスを提供づる。第2図
に示す如く、Oビットから第6ビツトまでの7ビツ1へ
はライン110に沿い、コネクタ端子111.バッファ
87を通ってアドレスレジスタ113に伝送される。ア
ドレスレジスタ113がこれらの信号を受取ってか1う
アドレスストローブ時間中、アドレスストローブはライ
ン115に沿いコネクタ端子117.バラノア91を通
りアドレスレジスタ113を動作さぜる。当然アドレス
レジスタ113は信号をホールドし、デ」−夕に伝送゛
りる。同一の組のアドレス信号に、ライン120に沿い
コネクタ端子121を通リゾ」−ダ109へ伝送される
位置アドレスデコーダからの位置アドレス信号が含まれ
る。 従って、アドレスストローブ時間中、7ピッ1〜C表現
されるアドレスはアドレスレジスタ113に伝送されて
ボールドされる。その後デコーダ109に伝送されて単
一の信号にデ」−ドされる。 第2図に承り如く、Iワード テン」信号又はW/10
信号はデコーダ109によりデコードされた結果である
命令信号であって、W/10信号は論理回路99に伝送
される。好ましい実施例では、ワードテン又はW/10
信号はライン81に町込み信号が存在するかしないかに
応じて情報をデータレジスタ119から読取るかデータ
レジスタ119へ忠込むべきことを意味する。従って、
論理回路99はライン1’01上に跣取り信号かうイン
103上に出込み信号を供給し、データレジスタ119
はデータボート122を介して情報を受入れるか、ボー
ト122からデータを伝送する。 データス1〜ローブ時間中論理回路99は作動され、W
/10信号は、アドレスストローブ時間中にアドレスレ
ジスタ113へ伝送されたアドレス情報に応答して発生
1゛るがデータストローブ時間中存在することに注意づ
べきである。上記の如く、アドレスレジスタ113は情
報をボールドりるのでデータストローブ時間中利用可能
である。 第2図はROM装置123も示toROM装置123は
いかなるものでもよいが好ましい実施例ではテキサス
インスツルメンツ社製のTMS−4764である。RO
M装@123にはライン127及び129に作動信号又
はROM読取り信号を発生する作動信号発生器125が
接続されている。作動信号発生器125(又はROM読
取り信号発生器)はデータストローブ信号、読取り/8
込み信号、及びワードゼロ信号の存在に応答するアンド
ゲート及びナントゲートからなる′!4iなる論理回路
である。つまり、〈ジイン110で伝送された)アドレ
ス信号のゼロから6ビツトに【よP。 A、信号の存在期間デコーダ109 hXらW10信号
を形成するビットの正しい組み合わせlfi存右−する
。W10信号又はワードゼロ信号が読取り/書込み信号
及びデータストローブ信号とともに存在する場合、RO
M読取り信号がライン127及び129に発生する。ラ
イン129上のROM読1収り信号はカウンタ131を
増加させる。ノJウンタ131としては好ましい実施例
ではテキサス インスツルメンツ社製の2つの74LS
393装置を使用するが他の適当な集積回路カウンタを
使Jllしてもよい。カウンタ131は論理回路133
により発生したクリア信号に応答してクリア又(ま1ノ
セツ1〜される。論理回路133はアンド及びプントゲ
ートの回路であり、データストローブ信号。 RD/WRT信号、及びW/Z信号が同時に存在でると
き、応答して出力信号を供給する。ワードゼロ信号につ
いての説明で述べた如く、クリア信号を発生づ”るには
アドレス情報のゼロ力λら6ヒ゛ツトにデコーダ109
からW/2信号を生成するビットの正しい組合わせが存
在しなけれtfならな(1゜従って、カウンタ131を
クリア又はリセットづ−る揚台W/2信号が発生してカ
ウンタ131(まぜ口にリセットされる。その後、ワー
ドゼロ信号力\(DS及びRD/WRT信号とともに)
発生づ−る度に、ROM123が読取り可能となるだけ
でなく、カウンタ131が増加してROMが連続r1勺
にその各位置を読取られる。 ROM123は前記の診断ルーチンがある装置である。 カウンタ131が増加するとき診断ル−チンの各ステッ
プはライン135上をバッファ95及び89.コネクタ
端子137及び111を通りライン139及び110を
通って、ObXら第7ビツトをデータアドレスバス15
に伝送する。診断ルーチンの場合、この情報はRAM4
5 (第1図)に伝送し戻されCPU13及び診断ルー
チン又はカード25の要素のテストを行う制御論理19
にJ、り使用される。明らかに、他の情報はシステムが
適切と見なす使用を覆るためにROM123に記憶する
ことができ、これは本方式の右利む特徴の1つである。 どのインタフェース回路がひ在りるかを示′?l確認信
号は通常ROM123の初めの2つの位置に記憶される
。カウンタ131がゼ[jにリセットされROM読取り
信号が発生する場合、確認信号はうインコ35に沿いバ
ラノア9[5及び89.14!I属コネクタ端子を通り
ライン139及び110に沿って[〕/Aバス15へ伝
送される。 第2図かられかるように、割込み信号が発生する場合は
ライン141上に存在する。割込み信号はデータレジス
タ119の如き装置、特に[−受取りデータ利用可能]
と認識されるボートから発生しうる。第2図で示した例
では、γ−タレジスタ119は端子143が接続される
周辺装置からデータを受り、その情報が利用される。従
って、回路カード25」二の回路はデータ処理方式、特
に割込み制御回路46(第1図)にかかる情報又はf−
タの伝送準備ができたことを示づ。どの周辺装置がイン
タフェースカードを使用し、どの型の論理がカード上に
あるかによって異なる種類の割込み信号がライン141
で利用可能である。 やはり第2図かられかるように、それぞれ周辺装置から
情報を受り周辺装置へ情報を伝送する2つのデータフロ
ー経路14−5及び147がある。 第3図を参照するに、第3図は第2図(のインタフェー
スカード25)の基本回路に優先度条イ/−1を与える
ために付加する回路を示づ。第3図の回路は他の回路の
より高い優先度条f1により先取されるよう設計されて
いるが、J、り低い優先度条件の他の回路を先取する手
段を提供づ°る。第3図に示された要求信号は省略して
DMで承り”「直接メモリアクセス」の信号である。D
M Rは直接メモリアクセス要求を意味し、DMGは
許可された直接メモリアクセスを意味リ−る。他の形式
の制御もここに教示する発明的概念の趣旨内で要求しう
る。 第4a図の表は第3図の理解に役立つ。第4図でPφ=
O及びP+ =Oの優先度を割り当てられ7.−回路は
レベルO(レベルゼロ)の優先度を右づるど児なされる
ことに注意されたい。レベルゼロ(ま本装置では最低の
優先度である。又、(レベルゼロの次に高いレベルの)
レベル1ワン」1illIl路tよP+=O及びPO=
1の優先値を有し、(本装置では最高の優先度回路であ
る)レベル「ツー」回ン8は[)o=i及びP1=1の
優先値を右づ−る。第3図を参照。 第3図にはレベルワン優先度を右づる回路/J<示され
ている。回路は接続143Aを通じて周辺装置31(第
1図)へ〈第2図に示した上述の1川路に沿って)接続
される。周辺装置が共通データフ【」−経路、つまりD
/Δバス15を制御づる必要があるデータ処理をする時
、「内部要求」信号(INT、RQ)をライン151に
発生する。内部要求信号は周辺装置により通常に生成さ
l’Lるh〜、この場合は(つまりレジスタ119から
の信号では)、かかる信号は割込み信号の代りである。 本例では、これは直接メモリアクセスをすること、つま
りデータをデータ処理方式のメモ1ノ+4iへ直1&伝
送することを求める。内部要求信号はノ入イ信号であり
、アンドゲート153に伝送される。アンドゲート15
3の他方の入力信号はB P I Lラインから入来す
る。BPILラインは説明上D/Aバス15の外側に示
されているが好まいX実施例ではラインrBPφL」及
びrBUsYJ同様D/Aバスり5中にある。 回路のこの部分を説明すれば明らかなように、他のイン
タフェースカードが内部鼓求により、それがレベルツー
の優先度を有する場合、BPI Lラインにはロー信号
があり、アンドゲート153にはライン155にハイ出
力信号を供給する条件がととのわない。今、BPI L
ラインに信号を出しているより高い優先度の回路がない
ものとづると、ラインはハイ信号をライン157に沿0
コネクタ端子159.71アゲート161を通じてアン
ドゲート153に供給する。従って、直接メモリアクセ
スの制御を要求1−るより高い優先度の回路がない場合
、カード25のアントゲ−1−153iよナントゲート
163にハイ信号を供給する。ナンドグート163は、
2つのハイ入力信号がある場合に)−出力信号を出し、
人力信号の一方がローであるならばハイ出力信号を出M
よう動作づる。ノーンドグ−1−163への他の人力信
号はフリツブフ[−1ツブ165のリセット側の出力端
子から人来し、71ノツプフロツプ165がリセットさ
れる時ハイである。 フリツブフ]」ツブ165は、同時にローからハイに移
るクロック信号がライン169上に存在する場合のみに
ライン167上のハイ化5Hによりそのセット側に移る
D型フリップ70ツブである。 第3図の回路では、クロック信号はノアゲート187か
らの反転したDMG信月である。DMG信号は、フリッ
プフロップ165が転移し1安定」しうるに足るだり持
続するパルス信号である。この情況では、フリップフロ
ップ165をレフ1−側に移そうとするハイ信号がライ
ン167上に生成されるが、DMGはまだ発生していな
いので7リツブ゛ノロツブはそのように転移しない。ゲ
ート18つへは1つのハイ信号が(フリツブフ【」ツブ
165のリセツ1−側から)あるので、このゲートはマ
スク開始信8を発生する条件にない。DMR2で表わさ
れた15号は第2のス[1ツトにある特定のカードから
の直接メモリアクセスの要求を意味する。グー1〜16
3には2つのハイ入力信号があるのでDMR2信号はロ
ーで、コネクタ端子173を通じてD/Δバス15に移
送される。同時に、ノリツブ70ツブ165のセット側
からのロー信号はドライバゲート175へ伝送され、グ
ー1〜175はライン177よりコネクタ端子179を
通じ、B U S Yラインへシステムに回路がふさが
っていないことを承り高インピーダンス信号を供給Jる
。ライン181上の信号はノリツブフロップ165をリ
セットするリセット信号であり、この信号は制御力が放
棄された時に発生する。インタフェース回路は、コネク
タ端子185を通りノアゲート187に伝送されるライ
ン183上のDMGパルス信号を持つ。D M G信号
パルス(主システムよりの許可信号)は、ライン169
に供給されるローからハイ信号に移るロー信号であり、
ライン167にはハイ信号がまだあるから、フリツブフ
[コツプ165はレット側に移る。フリップフロップ1
6F)が「安定]りるまでゲート189が充分に条(i
(=J tJられるのを妨げるハイ信号がライン17
0にある。D M Gパルスが811えると、グー1へ
189には[J−信号があり、グー[へ189はマスク
開始信号を出す条件が充分になる。 第3図に示したカード制御論理回路170はライン17
2からマスク間始信号、ライン174から先取信号、及
びライン151から内部要求信号を供給される。マスク
開始信号が発生し、内部要求信号が続い“Cいるなら、
カード制御論理はDS。 ΔS 、 R+)/WRT等の、データを周辺装置とバ
ス15〕経由でアドレス可能な(i意の記憶手段との間
で伝送しあうことを要求゛りる制御信号を出り。 伝送が完了した時、内部要求信号は潤えて、ド[コツプ
マスク信号が発生づる。ドロップマスク信号は制御回路
170からの制御信号をJ3わらせ、ライン181を伝
送されて、ノリツブフロップ165をりしツ1−シ、こ
れによりゲート18つからのマスク開始信号を終らせる
。カード制御論理170は、回路がバスの制御をする(
つまり支配する)ようになった後でもライン174の先
取13号を監視しつづ()る。より高い優先度のインタ
フェースカードがその優先性を行使する場合、先取信号
によりカード制御論理回路170はそれがその時に行な
われているパスザイクルの終了時、ド[1ツブマスタ信
号を発生し、従ってフリップフロップ165をリセット
づる。上記の如く、ドロップマスタ信号は回路のバス制
御を放象せしめる。 従って、より高い優先度の回路が制御を求めていない場
合、第3図の回路が如何にしてD〜IR信号を生成する
のかが説明された31次により高い優先度の回路が制御
を求めている場合につき説明する。 より高い優先度の回路(この場合はレベル「ツー」の優
先度の回路)が、その内部要求に従うカード25に先行
して既に内部要求に従っていた場合、BPI Lライン
はローで、ロー信号はコネクタ端子159.71アゲー
ト161を通じて伝送されアン1〜ゲート153をライ
ン151上の内部要求(58に対し応答しないようにせ
しめる。要づるに、B P I Lライン上のロー信号
は、カード25にの回路がライン171上にDMR信号
を1成するのを先取づる。第3図の回路には「ラス1〜
ルツク」性がある。カード25上の回路が既にD M
R信号を発生しているが、DMG信号をまだデータ処理
シスデムから受取ってJ3らず、そして、この期間にJ
、り高い優先度の回路がBl)ILラインを駆動する場
合、1−ラス1〜ルツク」性が意味をもつ。 アンドグー1〜153へのB P 11人力化号がロー
となると、ライン167上の信号がローどなるのは明ら
かである。フリツ゛プフ1」ツブ165はDMG(3号
が発生している場合、ライン167上にハイ信号の存在
が必要であるから、マスク開始もバス制御Wt得もない
のは明らかである。よって、たとえ回路が要求をおえ、
許可の受取り間近かであったとしても、「ラストルック
」性があるから、より高い優先度の回路がその優先ライ
ンを主張する場合、要求は取消され、その許可も無視さ
れる。 第4図の前に第6図につき説明する。第6図は2木のラ
イン211及び213を示り。レジスタからの2つの信
号はプログラムに応じたもので、ライン211及び21
3上を比較装置215へ伝送される。比較装置215は
幾つかある市販の回路のどれでもよく、好ましい実施例
ではテキサスインスツルメンツ社製の74885である
。第6図から知られる如く、ライン217及び219は
第4図のBPφL及びBPI Lに接続されている。 につて、ライン217及び219は優先度構成中の全回
路にJ、り供給される電圧レベル信号を伝える。比較器
215において、ライン211及び213上の回路カー
ド用にプログラムされた優先度信号(比較器215中の
記号Aφ及びAI)はBPφL及びBPI Lライン上
の信号(比較器215中で記号13φ及びBl)と比較
される。ΔがBより小ざい場合はうイン221上に11
−の先取信号が出される。Aが8より大きいか等しい場
合はローの先取信号は発生しない。 第4図を参照するに、プログラム可能優先度回路はす1
型的な「レベル」回路に接続されている。 ライン221上にロー信号がある場合、回路はアンドゲ
ート191が充分条イ′1を整え4TいようにJること
で先取される。アンドグー1〜191が5t5)条f1
を整えられない場合、ナントゲート103はDMR仁号
を出ざない。第4図の論理回路214は第6図の回路を
含むものである。レベルゼ[」回路では、(上述の回路
と同様な7j法で) 13 F)φLライン上のローイ
ムシ]はアンドゲート191が充分に条件を整えられな
いようにすることで回路を先取づる。アンドゲート19
1が充分に条(’lを整えられない場合、ナントゲート
193はD M +<信号を出さない。ノリツブフ[1
ツブ川回路構成は第3図のものとl1ilじである。レ
ベルワン回路は第3図のbのと同じである。レベルツー
回路は先取回路がない点で幾分異なっている。内部要求
信号1よフリップ7Uツブ197に直接伝送される。、
レベルツー回路は最高の優先度の回路であつ−(、それ
を先取りりるJ、り高い優先度はない。レベルツー回路
にJjいては、B PφL及びBPll−ラインの両方
が任意のより低い優先度回路を先取された状態にするた
めローとされる。さて、共通データフロー経路の制御を
要求づる同一[先度の2つの回路がある場合につき、優
先度の問題を如何に解決するか第5図の回路を参照して
説明する。しかし、第5図の前に第3図及び第4図につ
き如何に柔軟なインタフェース回路が優先度を容易に変
更しうるかを説明する。 第3図に示づ如く、−組の端子△から1−1がコネクタ
端子159及び160に接続されるか又はこれに極く近
接しCいる。回路カードがレベルワン優先度で動作する
場合、ジャンパ162及び164は図示の如<BPI
Lラインからの先取信号を供給しBPφLラインからの
低い信号を供給づるJ、うに買かれる。回路カード25
がレベルゼロ優先度で動作する場合、ジA7ンパ164
はB l)φLラインからの先取信号を供給づるようC
−D端子に置かれ、又レベルゼロ回路は先取のためにい
かなるラインも使用しないのでジャンパ162は取除か
れる。回路カード25がレベルツー(0先度で動作する
場合、回路がBPφLライン及びBPILライン両方を
使用しうるようにジX/ンパ164はQHH子G−Fに
位置し、ジャンパ162は端子A−8におかれる。又、
1−IV(高電圧)がらアンドゲート1;う3ヘハイレ
ベル信号を供給するため端子C−1−1間にジ〜7ンパ
が必要なことがある。ジ鬼7ンパを移−4のは優先度構
成の変更を実行づるだりのもので説明のために示された
単純な構成である。 第6図の回路はこの問題を電気的に解決づるものである
。 第5図は優先度決定の第2段階のための回路を示づ゛。 同一優先度の2つの回路が制御を要求する場合、どちら
の回路が実際に制御を獲得覆るかの決定がなされねばな
らない。第5図には同期レジスタ199が示されている
。同期レジスタ199には各スロット(0〜5)のD
M R信号の全て及びやはり制御を要求づるがもしれな
い主システムのためのもう1つのD M Rが導か、れ
る。Jij1期レジスタは好ましい実施例ではテキサス
インスッルメンツ社製の743374である。同期レ
ジスタ199は複数のアドレス信号Aφ〜A6をROM
201に提供する。アドレス情報制御ROM201はカ
ウンタ203からの出力信号によっても条件を整えられ
る。次に述べる如く、カウンタ2゜3はラインAφ〜A
φの各々がカウンタ203の整流子的動作により条件を
整えれることがら、レジスタ199からの各「A」アド
レスがROM201に間合わせる機会が等しくなるよう
にして増加する。ROM201はT信号がただ1つだ(
プ通過してレジスタ204に記憶されるよう動作覆る。 上記のことは次に説明リ−る判定制御回路205からの
制御信号に応答して起こる。レジスタ204からの出力
信号は正しいDMG信号(DMGφ〜DMG7)を提供
り−るアンドゲート207の適切なものへ伝送される。 アンドゲート207も判定制御回路205からの制御信
号に応答して条件を整えられる。 判定制御回路205は図示の如<BUSY信号又は少な
くとも1つのrAJ信号の存在に応答して動作づる。判
定制御回路が要求をr[可づることを意味するライン2
06上の信号に応答して、カウンタ203は増加する。 同時にライン211の制御信号はITJ (5号をレジ
スタ203及び適切な10MG信号を発生するゲート2
07の適切なものに伝送する。 本システムは次のように動作する。(1)過度にI10
アドレス用のメモリスペースを使用することなく多数の
可能な選択肢からの選択を可能にりる。 ■診断ルーチンを主システムの記憶手段に記憶すること
なく各インタフェース回路で作動させる。 (3)その保持手段においてどのように交換されたかに
関わらず各インタフェース回路カードにアドレスデコー
ド回路を設けないままインタフェース回路カードを)ア
ドレスする。(4)回路カードが保持手段のどこに位置
するかに関わらず、異なる優先度を右りる要求中のイン
タフェース回路間で、次いで同じ優先度の要求中のイン
タフゴース回路間で優先度の決定をする。、(5) r
ラストルック」を行い、共通f−タフロー経路制御要求
が出され、又は許可された後でも連続的に監視をして、
高い優先度の要求がなされた場合システムがその要求を
受は入れるようにする。(6)能動インタフェース回路
間に空いたスロットがあってもかまわないような当初の
挿入、交換、追加又は取りはずしを可能にする。 本システムでは複数のインタフェース回路を使用すると
して説明したが、使用者が(同時に)複数の接続可能な
選択肢から選択するのを可能に覆るただ1つのインタフ
ェース回路カードスロットを使用し、他の周辺装置又は
データ応答手段が固定したシステムの部分となりうるシ
ステムにおいて多くの新しい特徴を使用しうる。
第1図はシステム全体の概略ブロック系統図。
第2図はデータ処理システムの保持手段に設置されるイ
ンタフェース回路カードのより詳細なブロック系統図、
第3図は優先回路の概略ブロック系統図、第4図は如何
にして優先順位が仕切られるかを説明する1組のブロッ
ク系統図、第4a図はインタフェース回路カードの様々
な優先順位な示1表、第5図はさらに優先度を決定し要
求に応する回路のブロック系統図、第6図はプログラム
可能優先度装置のブロック系統図である。 11・・・パワーアップ回路、13・・・CPU、15
・・・データ)7ドレスバス、17・・・27′j向信
号経路、19・・・制御2+1論理回路、23・・・判
定回路、25゜27.29・・・インタフェース選択回
路カード、31.33.35・・・データ応答手段、3
9・・・選択存在回路、40・・・1方向データフロー
経路、41・・・キーボード、42./1.4・・・イ
ンタフェース回路、43・・・プリンタ、45・・・R
AM、46・・・割込み制御手段、47・・・ROM、
49・・・デコーダ、51・・・位置アドレスデコーダ
、53・・・マザーボード、59・・・1方向電流経路
、61,62.64・・・2方向信日経路、63・・・
2方向経路、65・・・データフ[1−経路、67・・
・データ経路、69,75,76゜77.78.97,
107,111,117゜121.137・・・コネク
タ端子、71・・・整合コネクタ端子、73・・・ホル
ダ、83.85.87゜89.91,93.95・・・
バッファ、9つ・・・論理回路、109・・・デコーダ
、113・・・アドレスレジスタ、119・・・デルタ
レジスタ、122・・・データポート、123・・・R
OM、125・・・作動信号発生器、131・・・カウ
ンタ、133・・・論理回路、143・・・端子、14
3A・・・接続、145.147・・・データフロー経
路、159,160,173,179.185・・・コ
ネクタ端子、162.164・・・ジA7ンパ、165
.197・・・フリップ70ツブ、170・・・カード
制御論理回路、175・・・ドライバゲート、199・
・・同期レジスタ、201・・・ROM 。 203・・・カウンタ、204・・・レジスタ、205
・・・判定制御回路、214・・・論理回路、2155
・・・比較装置。 特許出願人 ディジタル イクイップメント第1頁の続
き 72・発 明 者ホール・シー・コツシエンルーサー アメリカ合衆国マサチュセツツ 州01503ベルリン・ダービー・ ロードア1番地 、7’;4+発 明 者 ディピッド・ジエイ・シャニ
ンアメリカ合衆国マサチュセツツ 州01776サドバリー・シュライ ・ロード5番地 ・、72発 明 者 ロナルド・エム・サレットアメリ
カ合衆国マサチュセツツ 州01701フラミンガム・オーク ベール・ロード42番地 特許庁長官 若 杉 和 夫 殿 、事件の表示 昭和58年 特許願 第30168号 !1発明の名称 データ処理システムで使用する交換可能なインタフェー
ス回路配置 1、補正をする者 特許出願人 住 所 アメリカ合衆国 マザチュレツツ州 0175
4メイナード パウダーミル ロード 111番地名
称 ディジタル イクイツブメンi〜 コーポレーショ
ン代表者 1ヘーマス シー シークマン(国籍 アメ
リカ合衆国) 、代理人 住 所 〒102 東京都千代田区麹町5丁目7番地
6、 補正の対象 明細用の光明の詳細な説明、図面の簡単な説明の各欄及
び図面。 7、 補正の内容 (1)明細用中、第36頁第19行目記載の「第4a図
の表は」を、 上記表はインタフェース回路カードの様々な優先順位を
示す表であり、」 と補正する。 (2)同、同頁同行記載の「第4図Jを「上記表」と補
正づる。 (3) 同、第50頁第19行目乃至第51頁第1行
目記載の「第4a図・・・づ表、」を削除する。 (4)図面中、第4a図を削除する。 6)同、第4図を別紙のとおり補正する(浄書内容に変
更なし) 7”げ、4
ンタフェース回路カードのより詳細なブロック系統図、
第3図は優先回路の概略ブロック系統図、第4図は如何
にして優先順位が仕切られるかを説明する1組のブロッ
ク系統図、第4a図はインタフェース回路カードの様々
な優先順位な示1表、第5図はさらに優先度を決定し要
求に応する回路のブロック系統図、第6図はプログラム
可能優先度装置のブロック系統図である。 11・・・パワーアップ回路、13・・・CPU、15
・・・データ)7ドレスバス、17・・・27′j向信
号経路、19・・・制御2+1論理回路、23・・・判
定回路、25゜27.29・・・インタフェース選択回
路カード、31.33.35・・・データ応答手段、3
9・・・選択存在回路、40・・・1方向データフロー
経路、41・・・キーボード、42./1.4・・・イ
ンタフェース回路、43・・・プリンタ、45・・・R
AM、46・・・割込み制御手段、47・・・ROM、
49・・・デコーダ、51・・・位置アドレスデコーダ
、53・・・マザーボード、59・・・1方向電流経路
、61,62.64・・・2方向信日経路、63・・・
2方向経路、65・・・データフ[1−経路、67・・
・データ経路、69,75,76゜77.78.97,
107,111,117゜121.137・・・コネク
タ端子、71・・・整合コネクタ端子、73・・・ホル
ダ、83.85.87゜89.91,93.95・・・
バッファ、9つ・・・論理回路、109・・・デコーダ
、113・・・アドレスレジスタ、119・・・デルタ
レジスタ、122・・・データポート、123・・・R
OM、125・・・作動信号発生器、131・・・カウ
ンタ、133・・・論理回路、143・・・端子、14
3A・・・接続、145.147・・・データフロー経
路、159,160,173,179.185・・・コ
ネクタ端子、162.164・・・ジA7ンパ、165
.197・・・フリップ70ツブ、170・・・カード
制御論理回路、175・・・ドライバゲート、199・
・・同期レジスタ、201・・・ROM 。 203・・・カウンタ、204・・・レジスタ、205
・・・判定制御回路、214・・・論理回路、2155
・・・比較装置。 特許出願人 ディジタル イクイップメント第1頁の続
き 72・発 明 者ホール・シー・コツシエンルーサー アメリカ合衆国マサチュセツツ 州01503ベルリン・ダービー・ ロードア1番地 、7’;4+発 明 者 ディピッド・ジエイ・シャニ
ンアメリカ合衆国マサチュセツツ 州01776サドバリー・シュライ ・ロード5番地 ・、72発 明 者 ロナルド・エム・サレットアメリ
カ合衆国マサチュセツツ 州01701フラミンガム・オーク ベール・ロード42番地 特許庁長官 若 杉 和 夫 殿 、事件の表示 昭和58年 特許願 第30168号 !1発明の名称 データ処理システムで使用する交換可能なインタフェー
ス回路配置 1、補正をする者 特許出願人 住 所 アメリカ合衆国 マザチュレツツ州 0175
4メイナード パウダーミル ロード 111番地名
称 ディジタル イクイツブメンi〜 コーポレーショ
ン代表者 1ヘーマス シー シークマン(国籍 アメ
リカ合衆国) 、代理人 住 所 〒102 東京都千代田区麹町5丁目7番地
6、 補正の対象 明細用の光明の詳細な説明、図面の簡単な説明の各欄及
び図面。 7、 補正の内容 (1)明細用中、第36頁第19行目記載の「第4a図
の表は」を、 上記表はインタフェース回路カードの様々な優先順位を
示す表であり、」 と補正する。 (2)同、同頁同行記載の「第4図Jを「上記表」と補
正づる。 (3) 同、第50頁第19行目乃至第51頁第1行
目記載の「第4a図・・・づ表、」を削除する。 (4)図面中、第4a図を削除する。 6)同、第4図を別紙のとおり補正する(浄書内容に変
更なし) 7”げ、4
Claims (1)
- 【特許請求の範囲】 1、 中央処理回路手段と、記憶回路手段と、制御論理
回路手段と、上記3つの回路手段を相互に接続するバス
回路を含むデータ処理システムと協動し、データ処理手
段を複数のデータ信号応答手段の任意の1つを交換可能
に使用させる手段を設【プたことを特徴とし、該手段は
各々少なくとも1つのインタフェース回路を設置する複
数の回路設置l1q=段と、いずれかの該回路設置]・
段がそのどれにでも交換可能に係合され、又少なくとも
1つがアドレス端子である該バス回路に接続される係合
可能電気端子を各々有づる複数の保持手段と、該バス回
路を通じて該記憶回路に接続され、そこから各組は異な
る該保持手段を示すアドレス信号の組を受取ってデコー
ドづる第1の回路と、該保持手段の各該アドレス端子と
ともに該バス回路を通じて該第1の回路と接続されてお
り、各アドレス端子はアドレス信号のデコードされた組
がその保持手段を示す際に各々作動される第2の回路と
、各々係合電気端子を有し、各々異なる該設置手段上に
置かれ、協働する保持手段の該係合可能端子と係合関係
にあって該バス回路に接続され、各々協働する該データ
信号応答手段に接続され、該インタフェース回路のどれ
がアドレスされた保持手段に位置するかを示す確認信号
を該データ処理手段に供給するようにされた複数のイン
タフェース回路との組合わせよりなることを特徴とJる
インタフェース回路配置。 2、 該データ処理手段は動作中の掻々な該インタフェ
ース回路により必要とされる少なく”とも1つのデータ
フロー経路を有し、1以上の該インタフェース回路は優
先度決定回路を有するようにされ、該1又は複数の優先
度決定回路は互いに接続されて該インタフェース回路か
らどれが最高の優先度を有するかを決定して、かかるイ
ンタフェース回路が一時的に該必要なデータフロー経路
を制御しうるようにづることを特徴とする特許請求の範
囲第1項記載のインタフェース回路配置。 3、 該1以上のインタフェース回路の各々が優先値を
右し、更に該1以上の優先度決定手段に接続され、該優
先度決定がなされた後、同じ優先値を有する1以上のイ
ンタフェース回路があった場合に、該1以上のインタフ
ェース回路のどれが該必要なデータフ1」−経路を一時
的に制御1べきかを決定づるようにされた判定回路を備
えることを特徴とする特許請求の範囲第2項記載のイン
タフェース回路配置。 4、 該バスを通じて該記憶回路に接続され、該記憶回
路手段に該確認信号の組により一部決定されたアドレス
に該確認信号を出サインタフエース回路が位置する保持
手段のアドレスを表示する一組のアドレス信号を記憶け
しめる信号を出づようにされている命令回路手段からな
る自己描成回路を備えることを特徴とする特許請求の範
囲第1項記載のインタフェース回路配置。 5、 各インタフェース回路の一部として診断ルーチン
を記憶する診断記憶回路手段を設けてあり、このルーチ
ンはそれが一部をなしているインタフェース回路を特に
目的どしたものであり、各診断記憶手段は該データ処理
手段に命令データ信号を供給して該データ処理手段が各
該診断記憶回路手段の出す該命令データ信号に応じて一
定の異なったデストを各該インタフェース回路でそれぞ
れ行わしめるようにすることを特徴とする特許請求の範
囲第1項記載のインタフェース回路配置。 6、 複数の選択存在回路が設けられており、少なくと
も1つの異なる選択存在回路が箕なる保持手段と協働し
、該インタフェース回路の1つが協働する保持手段電気
端子に係合する際作動されるよう設81されており、更
に該選択存在回路に接続され、該データ処理手段に該イ
ンタフェース回路のどれが存在するかを示す信号を供給
するレジスタ手段が設けられていることを特徴とする特
K[請求の範囲第1項記載のインタフェース回路配置。 7、 各該インタフェース回路は優先値を有し、優先度
決定回路は制御信号の要求をし、更に該制御信号の要求
がされたあとより高い優先度のインタフ1−スが該必要
なデータフロー経路の制御を要求した場合、該必要なデ
ータフロー経路の制御を可能に4−るのを妨げるように
された「ラストルック」回路を設けであることを特徴と
する特許請求の範囲第2項記載のインタフェース回路配
置。 8、 該「ラストルック」回路はより高い優先度を有す
る回路の要求を監視しつづけて、該制御が許可された後
でもより高い優先度を有する回路による制御要求があっ
た場合は該必要なデータフロー経路の制御を終らせるよ
うにされている特許請求の範囲第7項記載のインタフェ
ース回路配置。 9、 該優先度決定回路の一部として、プログラム発生
入力信号に応じてそれが一部分となっているインタフェ
ース回路に優先値をつtプるようにされたプログラム可
能手段を設(Jであることを特徴とする特許請求の範囲
第2項記載のインタフェース回路配置。 10、中央処理回路手段と、記憶回路手段と、制御論理
回路手段と上記3つの回路手段を相互に接続するバス回
路を含むデータ処理手段と協働し、該データ処理手段を
複数の信号応答手段をどれでも交換可能に利用させる手
段を設けたことを特徴どし、該手段は各々少なくとも1
つのインタフェース回路を設置し該インタフェース回路
の各々は係合電気端子を有し少なくとも1つの該係合電
気端子は選択存在回路の一部であるようにされている複
数の回路設置手段と、任意の該回路設置手段が交換可能
に係合されうるようにする係合可能電気端子を有し、該
係合可能電気端子の少なくとも1つが選択存在回路の部
分であるようにした保持手段と、該受なくとも1つの該
係合電気端子及び該受なくとも1つの係合可能端子に接
続され該保持手段の係合可能電気端子が該回路設置手段
の任意の1つの1組の係合電気端子に係合するとぎ通電
して、該データ処理手段で使用されるよう電気的に配置
されたデータ信号応答手段があることを示す選択存在信
号を発生さぼる選択存在回路どの組合わせよりなること
を特徴とするインタフェース回路配置。 11、各々が優先値を有し、各々が優先度信号の要求を
受取るようにされた回路群間で優先度を決定りるための
ものであって、電圧信号を運ぶ少なくとt)2木の仁U
ラインであって、各ラインはj′−タビットを表示し、
全体としては少なくとも3つの可能な(0先Miを表示
して該回路群の各々が該信号ラインの少なくとも1本に
接続されるようにされた信号ラインと、該回路群の6第
1のbのの一部であって、該回路群の第2又は第3のも
のが該信号ラインの該第1のものへ信号を印加した場合
優先度信号要求が該回路群の第1のものいずれかにより
受取られても無効になるような先取信号を受取る該信号
ラインの第1のものに接続づる第1の論1i1j回路と
の組合わせよりなることを特徴とするインタフェース回
路配置。 12、該回路群の第2のものの各々にあって、該回路群
の第3のものが該信号ラインの該第2のものへ信号を印
加した場合優先度信号要求が該回路群の該第2のものに
より受取られても無効になるような先取信号を受取る該
信号ラインの第2のものに結合する第2の論理回路が設
【)られてあり、該第2の論理回路手段及び該信号ライ
ンの該第1のものに接続して、それにより該第2の信号
ラインからの先取信号がなく、該優先度信号要求が受取
られた場合該第3の論理回路は該第1の信号ラインへ、
それに接続づる該回路群の該第1のもののどれへも先取
信号を供給するように信号を供給づることを特徴とする
特許請求の範囲第11項記載の優先度を決定するインタ
フェース回路配置。 13、第4の論理回路と、該回路群の第3のものの各々
へ接続され、該信号線の第1及び第2のものへ接続され
て、それへ優先度信号要求の受取りに応答して信号を印
加し、それにより先取18号が該回路群の該第1のもの
のどれへも及びそれに接続される該回路群の該第2のも
ののどれへも伝送される該第4の論理回路に接続される
第2の論理回路があることを特徴とする特許請求の範囲
第12項記載の優先度を決定づるインタフェース回路配
置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US351718 | 1982-02-24 | ||
US06/351,718 US4556953A (en) | 1982-02-24 | 1982-02-24 | Interchangeable interface circuitry arrangements for use with a data processing system |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5932028A true JPS5932028A (ja) | 1984-02-21 |
JPS6143745B2 JPS6143745B2 (ja) | 1986-09-29 |
Family
ID=23382077
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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