JPS5932028A - 交換可能なインタ−フェ−ス回路及びその動作方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

本発明は、コンピュータシステム（特に使用者が常勤の
有能なコ・ンビコータプログラマを雇用しない小型コン
ピュータシステム）の使用者が自由にかつ安心して個々
の必要又は要望に応じ映像ディスプレイ装置、フロッピ
ーディスクデータ記憶装置、ハードディスク記憶装置、
プリンタ、通信設備、テープ装置、電話管理システム等
のシステム周辺装置を付加え又は取りはずしてシステム
を形成又は変形することに係る。たとえば従来技術シス
テムのあるものでは、使用者が実際の回路構成又は正し
い回路カードをシステムのシ１７−シの正しい係合位置
に置かない場合、周辺装置はく接続されているとし−Ｃ
）正常動作せず、システム全体も正常動作しない。 モジュールを追加すればデータ処理システムの記憶容量
が増大し、又モジュラ−周辺装置を処理システムに追加
すれば動作機能が増加することはコンピュータ分野でよ
く知られている。しかし、今までのところ、かかる「モ
ジュラ−」の追加や取りばずしが可能なシステムは、幾
つかのハードウェア（回路構成）がモジュールくつまり
インタフェース回路及び周辺装置）の追加を受（プ入れ
る特徴を有していなければならなかった。たとえば、従
来のシステムの第１の特徴は、各インタフェース回路カ
ードはその一部として内在的デ］−ド回路を有すること
であり、これにより主システムがモジュラ−装置と通信
する必要があるときかかるインタフェース回路（カード
）を保持するスロット手段中の実際の位置にかかわりな
くインタフェース回路がアドレスされる。従来技術にお
いて、かかるデコード回路は所定型式の各モジュラ−装
置（例えば、フロッピーディスク装置）に対し、標準的
なアドレス回路構成が設けられており、標準的アドレス
を変更する必要がある場合は、アドレスデコード回路に
対し、ジＡ７ンパ又はワイＡ７ラツプの変更が追加され
又は行われて「アドレスが変更される」。第３に、（各
インタフェース回路がアドレス可能であるから）かかる
システムにはある程度の交換可能性があるが、かかるシ
ステムでは通常インタフェース回路カードは一部の能動
インタフェース回路間の優先度の決定方法を実現づるべ
く順番に配置されたスロット中におかれねばならない。 従来技術では（−順番の」スロット中を順次走査する回
路構成は「直列」状であった。かかる構成では能動イン
タフェース回路カード間には空いたスロット＝があって
はならず、従来技術においてはこれが制約となっていた
。また、追加しうるモジュラ−周辺装置が増加づると、
Ｉ１０装置のアドレスのために必要な分のメモリスペー
スのｕｌそのものが増大する。更に従来技術では診断ル
ーヂン命令は主システムの記憶装置中に記憶され−Ｃい
るため、選択的に追加可能なモジコ、ラー装置の数が増
加づるとインタフェース（及び周辺装置自体）のための
診断ルーチンを記憶するのに必弱な分のメモリスペース
の量が増加リ−る。上記の如きメモリスペースの使用が
増加すると当然問題を解決づるプログラムに使用しうる
メモリスペースの母が減少づ゛る。このようなメモリの
減少は追加費用をか（）で記憶容帛を追加すればおぎな
われる。 本発明は、各インタフェース回路カード上にアドレスデ
コード回路を設

【ノる必要をなくし、優先度決定方式を
受は入れるためのインタフェース回路カードを特定のス
ロットでの「順序づり」をなくし、能動的インタフェー
ス回路間に空いたスロットがあってもよいようにし、選
択的周辺装置数が増加したときのアドレスを収容覆るた
めのメ［リアドレススペースを使用り゛る必要をなくし
、選択的周辺装置数が増加したときに追加される診断命
令を収容するだめの記憶容ｈ］のむだをなくす。 本発明では、各インタフェース回路カードがシャーシに
挿入されると、カードが挿入された特定の物理的位置に
選択カードがあることを示す信号が発生ずる。更に、本
システムでは、各回路カードは、アドレス端”子がデー
タ処理システム中のデコーダ回路に順次接続される保持
手段にある位置アドレス端子に接続される。これらの特
徴の第１により、回路がその場所にアドレスされている
が、かかる回路がない場合、システムが通信がないとは
見なさず回路が不完全であるとみなす。特徴のｍ２によ
り、任意の回路カードをアドレスするハードウェアが減
り、又回路カードを交換しうるＪ、うにり′るシステム
の自己構成が単純になる。また、本発明では各インタフ
ェースカードは、インタフェースカードがイの位置アド
レスでアドレスされＣいる場合、どのインタフェースカ
ードが存在づるのかを示す複数の信号を発生り−る、好
ましい実施例ではＲＯＭによる手段を有する。この特徴
にＪ、リシステムは特定のインタフェース回路カード（
つまり特定の周辺す）を表わＪアドレス信号に応じたス
ロットアドレスを１探し出す」のに用いる構成表をメモ
リ中に作ることが可能である。 また、本発明は、２つ以上インタフェースカードが（協
働づ“る周辺装置に応じて）共通のデータフロー経路の
制御を必要とするとき、所定の優先順位でどの必要イン
タフェース回路が制御すべきかを決定づる判定装置を提
供する。 第１図を参照する。第１図には、１方向に流れるデータ
フロー経路でＣＰＵ１３に接続され、１ノｊ向データフ
ロー経路でデータアドレスバス１５（Ｄ／Ａバス１５）
に通ずる「パワーアップ」回路１１がある。ＣＰＵ１３
は、２方向信号フロー経路でデータアドレスバス１５に
接続されている。 また、ＣＰｔＪ　１３は２方向信号経路１７で制御論理
回路１９に接続されている。 制御論理回路１９は２方向信号経路によりＤ／Ａバス１
５に、そして２方向信号経路により判定回路２３に接続
されている。制御論理回路１９はシステム全体の回路要
素の多くにＣ，Ｓ、と表示された制御信号を供給づ−る
。 第１図の右側には、３つのインタフェース選択回路カー
ド２５．２７及び２９が示され−Ｃいる。 インタフェース２７と２９の間の破線はそこにシステム
が利用しうる幾つかの他のインタフェース回路があるこ
とを示す。好ましい実施例においては、そこに６つのか
かるインタフェース回路選択カードがある。各インタフ
ェース選択カード２５゜２７及び２９はそれぞれ２方向
信号フロー経路で協働づるデータ応答手段３１．３３及
び３５に接続される。データ応答手段はフロッピーディ
スク駆動、ハードディスク駆動、ごデＡディスプレイ装
置、電話シスプーム他とともに用いる通信設備。 ラーブ装置等の周辺装置でよい。 各インタフェース回路選択カードはライン３７の協働り
る１本を通じ−Ｃ選択存在レジスタ３９に接続されてい
る。選択０右レジスタ３９は１方向データノＥ」−経路
４０によりデータアドレスバス１５に接続されている。 多くのデータフロー経路は図面中二重線ひ示されている
が、これはデータの通過量が大きいこと、又は複数のラ
インであることを承りためである。しかし、図中単一線
で示されているデータフロー経路のどれｂ実際には数本
の電線又はイれらが接続されるユニットへの数個のＡ−
ム接続を表わす。 各インタフ」ニース回路選択カード２５．２７及び２ε
〕は二り面信号経路６５により判定回路２３へ接続され
、Ｐ、Ａ、（位置アドレス）と表示された１ｈ向電流経
路（５９等）を通じ゛Ｃデータアドレスバス１５へ接続
される。また、各インフッ１−ス回路選択カード２５．
２７及び２９は２方向信号経路（６１，６２及び６４）
によりデータアドレスバス１５に接続される。インタフ
ェース回路選択カードからデータアドレスバス１５への
これら様々な経路の意義は以下の説明ととしにより明確
となる。 第１図左下部分には、２方向データフロー経路によりイ
ンタフコｌ−２回路４２を介してデータアドレスバス１
５に接続されるキーボード７′１１が示され、２方向デ
ータフロー経路によりインタフェース回路４４を介して
データアドレスバス１５に接続されるプリンタ４３も示
されている。また、一方向信号経路によりＤ／Ａバス１
５に接続される割込み制御手段４６が示されている。割
込み制御回路４６の右側には、２方向経路６３にＪ、リ
データアドレスバス１５に接続されるＲ　Ａ　Ｍ　４５
及びＲＡＭ４５の右側にＡＩ）はりデータアドレスバス
１５に２方向的に接続されるＲＯＭ４７がある。 最後に、１方向データフロー経路によりＤ／Ａバス１５
に接続される装置デコーダ４９及び１方向データ経路に
よりＤ／Δバス１５に接続される位置アドレスデコーダ
５１が示されている。 システムへ電源が最初に接続又は入れられたとき、「パ
ワーアップ」回路は、４段階の直流電源、好ましい実施
例ではたとえば＋５ポル１〜．−１２ポル）−、＋１２
ボルト、及びＯボルトの電源を形成りる。直流電源の発
生は従来の方法で行うことができ、当業者には良く知ら
れている。本システムでは、電源が安定した際、第１の
［パワーＯＫＪ信号が発生してＣＰｔＪ１３に伝わり、
これによつ’（ＣＰ　ＬＪは制御論理回路１９と協働し
てシステム中の全ユニットをクリア及び／又はリセット
するリセット又はクリア信号を発生させる命令をＲＯＭ
／１７かう引さ出り。本明細＠Ｊではデータ処理システ
ムの大部分は、発明がそれに属さないので示さず、また
説明を簡単にするため、データ処理システムそのものの
多くは詳細には説明しない。現在説明しているのは発明
に関づ−る説明を明確に理解するだめの背景説明である
。動作を周知の］ンピコーータ回路に関して説明する場
合、説明はそれについてすることになろう。現在説明中
の動作、特にＣＰＵ関係のそれについては、ＣＰＵ１３
は１個又は複数個のＣＰＵチップでよく、集積回路製造
業数社から購入可能である。好ましい実施例では、ＣＰ
Ｕはデジタルエクイツブ社発行、１９８１年若作の刊行
物［マイクロ　コンピューターズ　アンド　メモリズ」
に記載されている型式のＣＰＵでよい。ＲＯＭ４．７は
市販されているＲＯＭのどれでもよく、好ましい実施例
ではＲＯＭ４７はテキサス　インスツルメンツ社製のＴ
ＭＳ−４７６４である。 制御論理回路１９は、第１の期間はアドレスストローブ
信号、そののち無信号期間、続いてデータストローブ信
号及びそののちの無信号期間をなし、先行するクロック
信号サイクルの後はそれ自体を繰り返づクロック信号発
生器を含まねばならない。制御回路【ま命令によりクロ
ック発生器を「空動作」させることが可能でなければな
らない。 また、制御回路はデータ信号フロー又はアドレス信号フ
ローを共通データフロー経路へ又はこれから流す読み出
し又【よ書込み信号の如き制御信号を供給しうるちので
なければならない。かかる制御回路は幾通りムの方法で
実現しえ、かかる方法は］ンビュータ等のデータ処理装
置の当ｅ　８にとり今て゛は周知である。 クリア操作の後、第２の「パソー〇Ｋｊ信号が１−バソ
ーアツブ」回路により発生し、この信号はＣＩ）　Ｕ　
１３に伝送される。第２の「パワー０１〈」信号に応じ
て、ＣＩ）Ｕ１３はＲＯＭ４７から命令を引き出し、大
きく破線で囲／υぐ示すマザーボード５３十のシステム
ユニットは診断ルーチンをはどこされる。診断ルーチン
はコンビコータ分野ではＩ疲知であるから、かかるルー
チンは本明細出では論じない。 システムが診断ルーチンまたはマリ゛−ボード５３上の
主要ユニットのテストを４３えたのら、ＲＯＭ／１７か
らの命令によりＣＩ）Ｕ１３は制御論理回路１つを通じ
て選択存在レジスタ３９をアドレスし特にライン５５に
信号があるかないかを調べるためにそのゼロ位置を問い
合わける。インタノエース選択カード２５が保持手段又
はカードを保持するシステムのシャーシ部のスロットに
物■！的に挿入された場合、ゼロ位置に存在するカード
があることを承り信号をライン５５に供給づるスイッチ
が開成覆る。システムはまずその決定を行うレジスタ３
９に問い合わせる。なぜなら、そうせず直接インタフェ
ース回路カード上ドをアドレスするステップに進むと、
いかなる理由でそのカードに問い合わせしたにしろ、存
在すべきカードが欠りていることはシステムにとりカー
ド２５上の回路が正しく動作していないことを示し、一
層悪い場合は動作が「行ぎづまる」原因となる。 システムがレジ°スタ３９に問い合わせ、ライン５５に
信号のあることが決まったあとでシステムはＲＯＭ４７
からの別の命令に応じてスロットゼロのためのアドレス
信号を位置アドレスデコーダ５１に送る。位置アドレス
デコーダ５１は（好ましい実施例では）６つの異なるＩ
）、Ａ、信号をブを生することができる。前述の如く、
好ましい実施例では６通りの選び方があり、従って６木
のライン及び６つのかかる信号が示されているが、選び
方の数は６通りで４１くともにい。ゼロ位置のアドレス
信シ〕が位置アドレスデコーダ５１に伝送されるから、
ゼロｌ）、Ａ、ライン５７のみが信号を有し、これはテ
２−タアドレスバス１５に、そし−Ｃそこｌ）＋　ｒシ
ライン５９に沿ってインタフ上−ス回路選択カーｌ”　
２５に伝送される。第２図からよりよくわかるように、
ライン５つ上の信号はカード２５土のある論理回路を動
作させる。好ましい実施例では、アドレス信号を位置ア
ドレスデ」−ダ５１に供給り−る同一のアドレスワード
はビット又は信号も２方向電流経路６１を通してインタ
フェースカード２５に供給りる。好ましい実施例では７
個のかかるビットが利用可能であるが、その他の個数で
もよい。７ビツトの場合、インタフ上−スカート２５（
及び適宜の時には他のインタフェースカード全て）は１
２８通りのアドレスが可能である。第１の動作では、通
常７ピツトがインタフェース回路でデコードされるため
インタフ上−スカート上の記録装置はインタフェースカ
ードが存在りることを示り信号を伝送又は発生Ｊる。従
って、システムが初めにスロット位置にアドレスするこ
とに応じて、インタフェースカードが存在づること、よ
って周辺装置が特定のスロット又は保持手段位置に接続
されていることを示す一組の確認信号がインタフェース
カードから伝送される。確認信号はシステムに−こり構
成表をメモリ中に作るのを助（）るために使用される。 これは幾つかのソフトウェア技術に応じて行ないうる。 好ましい実施例ではメモリのある一部が回路カードの位
置アドレスに関する情報を記憶するためにとっておかれ
る。スロット位置アドレスは構成表の一部としてメモリ
の一定部分に記憶される。位置アドレスを構成表から引
き出りのに使用されるアドレス情報はインタフェース回
路カード上にあるＲＯＭ１２３（第２図）から得られる
確認信号により一部生成される。このＪ、うにして、た
とえばフ］］ツピーディスクからの応用プログラムが進
行中で、プログラムはインタフェース回路２５ど協動す
る周辺装置をアドレスリ”ることを意図する場合、確認
信号は構成表をアドレスするために一部使用され、従っ
て位置アドレス信号がそこから引き出され、カード２５
が入れられているス［Ｊツ１〜Ｕロ用の１つ。 △、（；ｊ月を発生づるデコーダ５１に伝送される。 上記の特徴はインタフェースカードを６つのスロワ１へ
のどれにでも容易に入れかえられるようにＪる特徴のう
ちの１つである。インタフ１丁−ス回路カードはそれ自
身の確認信号を発生し、それらの信号はメモリ中に構成
表を作成Ｊるために一部使用されるから、プログラムは
システムがあるインタフ土−ス回路カードのある位置に
あることを知るために変更されなくてよい。自己形状は
透明でもＪ：＜使用者に未知のものでもよい。 かかるシステムはシステムとともに使用する任意の故の
インタフェース回路を右しえ、この数は応用を応げるに
つれて」（９人するがら、以前はかがるシステムはシス
テムのメモリの大きな部分を次のために特性にしていた
。（１）使用されうるインタフ」ニースカートの各々に
Ｉ１０アドレスを提供り−る。（２シスデムのメモリ中
の使用されうるインタフェース回路の各々に動作される
診断ルーチンを記憶する。 本システムは、ス［」ットをアドレス可能にし、何枚の
カードを使用するかにかかわりなく（従来装置ではＮ枚
の回路カードに費ヤづアドレス分に比べて）単に６個の
スロワｌ〜をアドレスせしめる・構成表を作成すること
で回路カードアドレス用のメモリアドレス分の使用を減
らす。又、本発明は各回路カードに診断ルーチン又は個
々のカードのインタフェース回路の重要な要素をテスト
する一組の命令を記憶する記憶装置を設りることで、使
用されうる各回路カード用の診断ルーブーンを記憶しな
いでリ−む。 本装置はＲＯＭからの命令で選択存在レジスタ３９によ
り選択カードが存在Ｊるがどうがを発見するため各保持
手段位置をテストするよう動作しつづけ、選択カードの
存在する各位置から各位置でのインタフェース回路存在
の確認信号を引き出しつづ（）る。自己（１４成の完了
後、システムは一部が各スロットの回路を承りアドレス
信号に応答して各スロワ１〜又は保持部材位置を正しく
アドレス１−る準備をする。 その後、システムは各カード２５．２７及び２９に診断
ルーチンを作動させることで動作を続行Ｊる。システム
はそれらのアドレスでインタフェ−ス回路をアドレスし
、各カード上のＲＯＭが、回路カードの重要な要素の各
々をテスｔ−ｙるＲΔＭ４５へ命令を順次戻り一連のス
デツプを踏んでいくようにさせて上記のことを完了覆る
。これは第２図を検討づ−ればざらによく理解される。 インタフェースカードの相Ｈ交挽性について起こりうる
別の問題は、実際に２つ以上のインタフェースカード又
は周辺装置が共通データフ【］−経路の制御を必要とで
る場合、回路のどれに、又はそれらが接続する周辺装置
のどれに実際に制御要求を許可りるかを決定づ゛る問題
である。インタフ１−スカートが所定の位置にとどまっ
ている場合は、システムは位置自体がある形式の優先度
を表ねりことを知って、それらの所定の位置を扱うこと
ができる。カードは交換可能であから、特定の周辺装置
に関する優先度は以前それが位置したスロット位置に付
随覆るかもしれないし、しないがもしれない。従って、
本システムでは回路７Ｊ−ドそのものの間でどのカード
が最高の優先度を有するかを決定づる。 優先度は２ビツト値でカードに割り当てられ、その値に
依存し、各回路カードはより高い優先度の回路カードに
より生成された、全カードに共通な信号により先取され
る。言いかえれば、カードは全カード、低い優先度の回
路カードにＪｌ−通の信号によって先取しうる。又、デ
ータ経路６５に沿って共通データフロー経路制御の要求
が伝送される。周辺装置のどれかが、ＣＰ　Ｕ　１３の
指示下にある制御論理回路１９により制御されることな
く情報がＲＡＭ　４．５に直接伝送されるよう直接的な
メモリアクセスを必要とする場合、かがる要求、つまり
メモリアクセスの要求はデータフロー経路６５でなされ
る。判定回路２３は、まず要求があったかを決定し、デ
ータ経路６７に沿い適当な信号を伝送覆ることで制御論
理１９を通じＣＩ）　Ｕの動作を中止せしめ、同時に［
要求許可Ｊ信号をデ−全経路６５に沿い要求をなした特
定のインタフェース回路様に伝送し返り。この動ｆ１の
訂細は第３図を釡照りればＪ、り理解できよう。 第２図はそれに載置され複数の整合」ネクタ端了７１に
係合りる複数の二］ネクタ及び」ネクタ端子６９を右づ
る選択カード２５を示す。整合」ネクタ端子７１は固体
片７３どして示したシＸノーシ中のス［コツ１〜小ルタ
又は保持手段位置に設けられ（いる。 カード２５がホルダ７３に正常な位置でロックされｌζ
場合、−」ネクタ端子７５及び７７はそれぞれ」ネクタ
端子７６及び７８に係合しＵ、（実際にはマザーボード
上にある）＋５ｖがら抵抗１４０を通り（やはり実際に
はマザー小−ド土にある）接地への回路がｃ′きる。 従って、カードが実際にス［」ツ１〜中に０自りる時は
選択存在（０，ｒ−’、）接地信号がライン５５で発生
りる。ライン５５上の選択存在信号は選択存在レジスタ
３９へ伝送される第１図に示した型のものである。第１
図では選択存在信８は選択存在レジスタ３９に直接伝送
されているが、かがる表現は本発明の特徴を強調するた
めになされていることをサベきである。実際には、選択
存在ラインは第２図に承り如くデータアドレスバス１５
を通る。 第２図には、Ｄ／Ａバス１５がらライン８１」二を伝送
されるＷＲＩ−ど表示された碍込み信号が示されている
。ライン８１には常に低電圧信号である書込み信号か高
電圧信号である読取り信号が存在リ−る。ＲＤ　／　Ｗ
　ＲＴ信号と書かれることもあるが、この信号によって
記憶装置は存在り“るのが読取り信号であるか出込み信
号であるかに応じ゛Ｃ情報をそこから伝送づるか又は書
込まれる情報を受取ったり】る。 この際、前記の如く第１図の制御論理回路１９はシステ
ム中のクロック信号を必要とづ−る全要素にクロック信
号を供給覆るクロック信号発生器を有することに留意づ
べきである。かかるクロック信号発生はコンビコータ技
術にＪ３い゛Ｃ周知である。 制御論理回路１９はざらに適宜の制御信号を８３から９
５までの奇数で示されたバッファの如ぎ適宜に制御可能
なバッファ装置に供給覆ることで・データフローのデー
タアドレスバス１５への出入及びシスデム全体の様々な
要素への出入りを指示する。好ましい実施例では、バッ
フ）７の配置は本願と出願口及び■受入が同じ同時米国
特許出願［タイムセパレート２方向電流フロー装置ＪＳ
、Ｎ。 ３５１．７２０において説゛明した如きものである。ラ
イン８１上の出込み信号はコネクタ端子９７．読取り／
回込み信号を供給づるバッファ８３を通じて論理回路９
９に伝送される。論理回路９９は一連の）′ンドグート
及びナンドゲ−１〜よりなり、２つの個別の出ツノ信号
、つまりライン１０１上に読取り信号、ライン１０３上
に書込み信号を供給する。 前記の如く、制御論理回路により発生Ｊる２つの１５号
はデータストローブ信号及びアドレスストＬ］−ブ信号
である。本発明の好ましい実施例で採用されているデー
タ処理方式はある期間アドレスストローブ信号を使用し
て働き、他の期間データストローブ信号を使用して働く
。 第２図の回路で採用されているデータ処理方式は第１の
期間アドレスストローブ信号に応答してデータアドレス
バス１５上の情報はどれもアドレス情報とみなすよう動
作し、第２の期間はデータストローブ信号に応答してこ
の期間データアドレスバス１５上の情報はどれもデータ
情報つまり金銭の如き価値を表示する情報データ又は命
令を表すデータと見なされる。 第２図はデータストローブ信号（ＤＳ）がライン１０５
に沿いコネクタ端子１０７を通り制御信号により制御さ
れるバッファ８５を通って、その後論理回路９９に伝送
されることを示す。 第２図はデコーダ装置１０９を示す。前記の説明の如く
、データアドレスバス１５に沿って伝送される１組のア
ドレス信号は７ビツトを含み、これはインタフェースカ
ードに１２８通りの可能なアドレスを提供づる。第２図
に示す如く、Ｏビットから第６ビツトまでの７ビツ１へ
はライン１１０に沿い、コネクタ端子１１１．バッファ
８７を通ってアドレスレジスタ１１３に伝送される。ア
ドレスレジスタ１１３がこれらの信号を受取ってか１う
アドレスストローブ時間中、アドレスストローブはライ
ン１１５に沿いコネクタ端子１１７．バラノア９１を通
りアドレスレジスタ１１３を動作さぜる。当然アドレス
レジスタ１１３は信号をホールドし、デ」−夕に伝送゛
りる。同一の組のアドレス信号に、ライン１２０に沿い
コネクタ端子１２１を通リゾ」−ダ１０９へ伝送される
位置アドレスデコーダからの位置アドレス信号が含まれ
る。 従って、アドレスストローブ時間中、７ピッ１〜Ｃ表現
されるアドレスはアドレスレジスタ１１３に伝送されて
ボールドされる。その後デコーダ１０９に伝送されて単
一の信号にデ」−ドされる。 第２図に承り如く、Ｉワード　テン」信号又はＷ／１０
信号はデコーダ１０９によりデコードされた結果である
命令信号であって、Ｗ／１０信号は論理回路９９に伝送
される。好ましい実施例では、ワードテン又はＷ／１０
信号はライン８１に町込み信号が存在するかしないかに
応じて情報をデータレジスタ１１９から読取るかデータ
レジスタ１１９へ忠込むべきことを意味する。従って、
論理回路９９はライン１’０１上に跣取り信号かうイン
１０３上に出込み信号を供給し、データレジスタ１１９
はデータボート１２２を介して情報を受入れるか、ボー
ト１２２からデータを伝送する。 データス１〜ローブ時間中論理回路９９は作動され、Ｗ
／１０信号は、アドレスストローブ時間中にアドレスレ
ジスタ１１３へ伝送されたアドレス情報に応答して発生
１゛るがデータストローブ時間中存在することに注意づ
べきである。上記の如く、アドレスレジスタ１１３は情
報をボールドりるのでデータストローブ時間中利用可能
である。 第２図はＲＯＭ装置１２３も示ｔｏＲＯＭ装置１２３は
いかなるものでもよいが好ましい実施例ではテキサス　
インスツルメンツ社製のＴＭＳ−４７６４である。ＲＯ
Ｍ装＠１２３にはライン１２７及び１２９に作動信号又
はＲＯＭ読取り信号を発生する作動信号発生器１２５が
接続されている。作動信号発生器１２５（又はＲＯＭ読
取り信号発生器）はデータストローブ信号、読取り／８
込み信号、及びワードゼロ信号の存在に応答するアンド
ゲート及びナントゲートからなる′！４ｉなる論理回路
である。つまり、〈ジイン１１０で伝送された）アドレ
ス信号のゼロから６ビツトに【よＰ。 Ａ、信号の存在期間デコーダ１０９　ｈＸらＷ１０信号
を形成するビットの正しい組み合わせｌｆｉ存右−する
。Ｗ１０信号又はワードゼロ信号が読取り／書込み信号
及びデータストローブ信号とともに存在する場合、ＲＯ
Ｍ読取り信号がライン１２７及び１２９に発生する。ラ
イン１２９上のＲＯＭ読１収り信号はカウンタ１３１を
増加させる。ノＪウンタ１３１としては好ましい実施例
ではテキサス　インスツルメンツ社製の２つの７４ＬＳ
３９３装置を使用するが他の適当な集積回路カウンタを
使Ｊｌｌしてもよい。カウンタ１３１は論理回路１３３
により発生したクリア信号に応答してクリア又（ま１ノ
セツ１〜される。論理回路１３３はアンド及びプントゲ
ートの回路であり、データストローブ信号。 ＲＤ／ＷＲＴ信号、及びＷ／Ｚ信号が同時に存在でると
き、応答して出力信号を供給する。ワードゼロ信号につ
いての説明で述べた如く、クリア信号を発生づ”るには
アドレス情報のゼロ力λら６ヒ゛ツトにデコーダ１０９
からＷ／２信号を生成するビットの正しい組合わせが存
在しなけれｔｆならな（１゜従って、カウンタ１３１を
クリア又はリセットづ−る揚台Ｗ／２信号が発生してカ
ウンタ１３１（まぜ口にリセットされる。その後、ワー
ドゼロ信号力＼（ＤＳ及びＲＤ／ＷＲＴ信号とともに）
発生づ−る度に、ＲＯＭ１２３が読取り可能となるだけ
でなく、カウンタ１３１が増加してＲＯＭが連続ｒ１勺
にその各位置を読取られる。 ＲＯＭ１２３は前記の診断ルーチンがある装置である。 カウンタ１３１が増加するとき診断ル−チンの各ステッ
プはライン１３５上をバッファ９５及び８９．コネクタ
端子１３７及び１１１を通りライン１３９及び１１０を
通って、ＯｂＸら第７ビツトをデータアドレスバス１５
に伝送する。診断ルーチンの場合、この情報はＲＡＭ４
５　（第１図）に伝送し戻されＣＰＵ１３及び診断ルー
チン又はカード２５の要素のテストを行う制御論理１９
にＪ、り使用される。明らかに、他の情報はシステムが
適切と見なす使用を覆るためにＲＯＭ１２３に記憶する
ことができ、これは本方式の右利む特徴の１つである。 どのインタフェース回路がひ在りるかを示′？ｌ確認信
号は通常ＲＯＭ１２３の初めの２つの位置に記憶される
。カウンタ１３１がゼ［ｊにリセットされＲＯＭ読取り
信号が発生する場合、確認信号はうインコ３５に沿いバ
ラノア９［５及び８９．１４！Ｉ属コネクタ端子を通り
ライン１３９及び１１０に沿って［〕／Ａバス１５へ伝
送される。 第２図かられかるように、割込み信号が発生する場合は
ライン１４１上に存在する。割込み信号はデータレジス
タ１１９の如き装置、特に［−受取りデータ利用可能］
と認識されるボートから発生しうる。第２図で示した例
では、γ−タレジスタ１１９は端子１４３が接続される
周辺装置からデータを受り、その情報が利用される。従
って、回路カード２５」二の回路はデータ処理方式、特
に割込み制御回路４６（第１図）にかかる情報又はｆ−
タの伝送準備ができたことを示づ。どの周辺装置がイン
タフェースカードを使用し、どの型の論理がカード上に
あるかによって異なる種類の割込み信号がライン１４１
で利用可能である。 やはり第２図かられかるように、それぞれ周辺装置から
情報を受り周辺装置へ情報を伝送する２つのデータフロ
ー経路１４−５及び１４７がある。 第３図を参照するに、第３図は第２図（のインタフェー
スカード２５）の基本回路に優先度条イ／−１を与える
ために付加する回路を示づ。第３図の回路は他の回路の
より高い優先度条ｆ１により先取されるよう設計されて
いるが、Ｊ、り低い優先度条件の他の回路を先取する手
段を提供づ°る。第３図に示された要求信号は省略して
ＤＭで承り”「直接メモリアクセス」の信号である。Ｄ
　Ｍ　Ｒは直接メモリアクセス要求を意味し、ＤＭＧは
許可された直接メモリアクセスを意味リ−る。他の形式
の制御もここに教示する発明的概念の趣旨内で要求しう
る。 第４ａ図の表は第３図の理解に役立つ。第４図でＰφ＝
Ｏ及びＰ＋　＝Ｏの優先度を割り当てられ７．−回路は
レベルＯ（レベルゼロ）の優先度を右づるど児なされる
ことに注意されたい。レベルゼロ（ま本装置では最低の
優先度である。又、（レベルゼロの次に高いレベルの）
レベル１ワン」１ｉｌｌＩｌ路ｔよＰ＋＝Ｏ及びＰＯ＝
１の優先値を有し、（本装置では最高の優先度回路であ
る）レベル「ツー」回ン８は［）ｏ＝ｉ及びＰ１＝１の
優先値を右づ−る。第３図を参照。 第３図にはレベルワン優先度を右づる回路／Ｊ＜示され
ている。回路は接続１４３Ａを通じて周辺装置３１（第
１図）へ〈第２図に示した上述の１川路に沿って）接続
される。周辺装置が共通データフ【」−経路、つまりＤ
／Δバス１５を制御づる必要があるデータ処理をする時
、「内部要求」信号（ＩＮＴ、ＲＱ）をライン１５１に
発生する。内部要求信号は周辺装置により通常に生成さ
ｌ’Ｌるｈ〜、この場合は（つまりレジスタ１１９から
の信号では）、かかる信号は割込み信号の代りである。 本例では、これは直接メモリアクセスをすること、つま
りデータをデータ処理方式のメモ１ノ＋４ｉへ直１＆伝
送することを求める。内部要求信号はノ入イ信号であり
、アンドゲート１５３に伝送される。アンドゲート１５
３の他方の入力信号はＢ　Ｐ　Ｉ　Ｌラインから入来す
る。ＢＰＩＬラインは説明上Ｄ／Ａバス１５の外側に示
されているが好まいＸ実施例ではラインｒＢＰφＬ」及
びｒＢＵｓＹＪ同様Ｄ／Ａバスり５中にある。 回路のこの部分を説明すれば明らかなように、他のイン
タフェースカードが内部鼓求により、それがレベルツー
の優先度を有する場合、ＢＰＩ　Ｌラインにはロー信号
があり、アンドゲート１５３にはライン１５５にハイ出
力信号を供給する条件がととのわない。今、ＢＰＩ　Ｌ
ラインに信号を出しているより高い優先度の回路がない
ものとづると、ラインはハイ信号をライン１５７に沿０
コネクタ端子１５９．７１アゲート１６１を通じてアン
ドゲート１５３に供給する。従って、直接メモリアクセ
スの制御を要求１−るより高い優先度の回路がない場合
、カード２５のアントゲ−１−１５３ｉよナントゲート
１６３にハイ信号を供給する。ナンドグート１６３は、
２つのハイ入力信号がある場合に）−出力信号を出し、
人力信号の一方がローであるならばハイ出力信号を出Ｍ
よう動作づる。ノーンドグ−１−１６３への他の人力信
号はフリツブフ［−１ツブ１６５のリセット側の出力端
子から人来し、７１ノツプフロツプ１６５がリセットさ
れる時ハイである。 フリツブフ］」ツブ１６５は、同時にローからハイに移
るクロック信号がライン１６９上に存在する場合のみに
ライン１６７上のハイ化５Ｈによりそのセット側に移る
Ｄ型フリップ７０ツブである。 第３図の回路では、クロック信号はノアゲート１８７か
らの反転したＤＭＧ信月である。ＤＭＧ信号は、フリッ
プフロップ１６５が転移し１安定」しうるに足るだり持
続するパルス信号である。この情況では、フリップフロ
ップ１６５をレフ１−側に移そうとするハイ信号がライ
ン１６７上に生成されるが、ＤＭＧはまだ発生していな
いので７リツブ゛ノロツブはそのように転移しない。ゲ
ート１８つへは１つのハイ信号が（フリツブフ【」ツブ
１６５のリセツ１−側から）あるので、このゲートはマ
スク開始信８を発生する条件にない。ＤＭＲ２で表わさ
れた１５号は第２のス［１ツトにある特定のカードから
の直接メモリアクセスの要求を意味する。グー１〜１６
３には２つのハイ入力信号があるのでＤＭＲ２信号はロ
ーで、コネクタ端子１７３を通じてＤ／Δバス１５に移
送される。同時に、ノリツブ７０ツブ１６５のセット側
からのロー信号はドライバゲート１７５へ伝送され、グ
ー１〜１７５はライン１７７よりコネクタ端子１７９を
通じ、Ｂ　Ｕ　Ｓ　Ｙラインへシステムに回路がふさが
っていないことを承り高インピーダンス信号を供給Ｊる
。ライン１８１上の信号はノリツブフロップ１６５をリ
セットするリセット信号であり、この信号は制御力が放
棄された時に発生する。インタフェース回路は、コネク
タ端子１８５を通りノアゲート１８７に伝送されるライ
ン１８３上のＤＭＧパルス信号を持つ。Ｄ　Ｍ　Ｇ信号
パルス（主システムよりの許可信号）は、ライン１６９
に供給されるローからハイ信号に移るロー信号であり、
ライン１６７にはハイ信号がまだあるから、フリツブフ
［コツプ１６５はレット側に移る。フリップフロップ１
６Ｆ）が「安定］りるまでゲート１８９が充分に条（ｉ
　（＝Ｊ　ｔＪられるのを妨げるハイ信号がライン１７
０にある。Ｄ　Ｍ　Ｇパルスが８１１えると、グー１へ
１８９には［Ｊ−信号があり、グー［へ１８９はマスク
開始信号を出す条件が充分になる。 第３図に示したカード制御論理回路１７０はライン１７
２からマスク間始信号、ライン１７４から先取信号、及
びライン１５１から内部要求信号を供給される。マスク
開始信号が発生し、内部要求信号が続い“Ｃいるなら、
カード制御論理はＤＳ。 ΔＳ　、　Ｒ＋）／ＷＲＴ等の、データを周辺装置とバ
ス１５〕経由でアドレス可能な（ｉ意の記憶手段との間
で伝送しあうことを要求゛りる制御信号を出り。 伝送が完了した時、内部要求信号は潤えて、ド［コツプ
マスク信号が発生づる。ドロップマスク信号は制御回路
１７０からの制御信号をＪ３わらせ、ライン１８１を伝
送されて、ノリツブフロップ１６５をりしツ１−シ、こ
れによりゲート１８つからのマスク開始信号を終らせる
。カード制御論理１７０は、回路がバスの制御をする（
つまり支配する）ようになった後でもライン１７４の先
取１３号を監視しつづ（）る。より高い優先度のインタ
フェースカードがその優先性を行使する場合、先取信号
によりカード制御論理回路１７０はそれがその時に行な
われているパスザイクルの終了時、ド［１ツブマスタ信
号を発生し、従ってフリップフロップ１６５をリセット
づる。上記の如く、ドロップマスタ信号は回路のバス制
御を放象せしめる。 従って、より高い優先度の回路が制御を求めていない場
合、第３図の回路が如何にしてＤ〜ＩＲ信号を生成する
のかが説明された３１次により高い優先度の回路が制御
を求めている場合につき説明する。 より高い優先度の回路（この場合はレベル「ツー」の優
先度の回路）が、その内部要求に従うカード２５に先行
して既に内部要求に従っていた場合、ＢＰＩ　Ｌライン
はローで、ロー信号はコネクタ端子１５９．７１アゲー
ト１６１を通じて伝送されアン１〜ゲート１５３をライ
ン１５１上の内部要求（５８に対し応答しないようにせ
しめる。要づるに、Ｂ　Ｐ　Ｉ　Ｌライン上のロー信号
は、カード２５にの回路がライン１７１上にＤＭＲ信号
を１成するのを先取づる。第３図の回路には「ラス１〜
ルツク」性がある。カード２５上の回路が既にＤ　Ｍ　
Ｒ信号を発生しているが、ＤＭＧ信号をまだデータ処理
シスデムから受取ってＪ３らず、そして、この期間にＪ
、り高い優先度の回路がＢｌ）ＩＬラインを駆動する場
合、１−ラス１〜ルツク」性が意味をもつ。 アンドグー１〜１５３へのＢ　Ｐ　１１人力化号がロー
となると、ライン１６７上の信号がローどなるのは明ら
かである。フリツ゛プフ１」ツブ１６５はＤＭＧ（３号
が発生している場合、ライン１６７上にハイ信号の存在
が必要であるから、マスク開始もバス制御Ｗｔ得もない
のは明らかである。よって、たとえ回路が要求をおえ、
許可の受取り間近かであったとしても、「ラストルック
」性があるから、より高い優先度の回路がその優先ライ
ンを主張する場合、要求は取消され、その許可も無視さ
れる。 第４図の前に第６図につき説明する。第６図は２木のラ
イン２１１及び２１３を示り。レジスタからの２つの信
号はプログラムに応じたもので、ライン２１１及び２１
３上を比較装置２１５へ伝送される。比較装置２１５は
幾つかある市販の回路のどれでもよく、好ましい実施例
ではテキサスインスツルメンツ社製の７４８８５である
。第６図から知られる如く、ライン２１７及び２１９は
第４図のＢＰφＬ及びＢＰＩ　Ｌに接続されている。 につて、ライン２１７及び２１９は優先度構成中の全回
路にＪ、り供給される電圧レベル信号を伝える。比較器
２１５において、ライン２１１及び２１３上の回路カー
ド用にプログラムされた優先度信号（比較器２１５中の
記号Ａφ及びＡＩ）はＢＰφＬ及びＢＰＩ　Ｌライン上
の信号（比較器２１５中で記号１３φ及びＢｌ）と比較
される。ΔがＢより小ざい場合はうイン２２１上に１１
−の先取信号が出される。Ａが８より大きいか等しい場
合はローの先取信号は発生しない。 第４図を参照するに、プログラム可能優先度回路はす１
型的な「レベル」回路に接続されている。 ライン２２１上にロー信号がある場合、回路はアンドゲ
ート１９１が充分条イ′１を整え４ＴいようにＪること
で先取される。アンドグー１〜１９１が５ｔ５）条ｆ１
を整えられない場合、ナントゲート１０３はＤＭＲ仁号
を出ざない。第４図の論理回路２１４は第６図の回路を
含むものである。レベルゼ［」回路では、（上述の回路
と同様な７ｊ法で）　１３　Ｆ）φＬライン上のローイ
ムシ］はアンドゲート１９１が充分に条件を整えられな
いようにすることで回路を先取づる。アンドゲート１９
１が充分に条（’ｌを整えられない場合、ナントゲート
１９３はＤ　Ｍ　＋＜信号を出さない。ノリツブフ［１
ツブ川回路構成は第３図のものとｌ１ｉｌじである。レ
ベルワン回路は第３図のｂのと同じである。レベルツー
回路は先取回路がない点で幾分異なっている。内部要求
信号１よフリップ７Ｕツブ１９７に直接伝送される。、
レベルツー回路は最高の優先度の回路であつ−（、それ
を先取りりるＪ、り高い優先度はない。レベルツー回路
にＪｊいては、Ｂ　ＰφＬ及びＢＰｌｌ−ラインの両方
が任意のより低い優先度回路を先取された状態にするた
めローとされる。さて、共通データフロー経路の制御を
要求づる同一［先度の２つの回路がある場合につき、優
先度の問題を如何に解決するか第５図の回路を参照して
説明する。しかし、第５図の前に第３図及び第４図につ
き如何に柔軟なインタフェース回路が優先度を容易に変
更しうるかを説明する。 第３図に示づ如く、−組の端子△から１−１がコネクタ
端子１５９及び１６０に接続されるか又はこれに極く近
接しＣいる。回路カードがレベルワン優先度で動作する
場合、ジャンパ１６２及び１６４は図示の如＜ＢＰＩ　
Ｌラインからの先取信号を供給しＢＰφＬラインからの
低い信号を供給づるＪ、うに買かれる。回路カード２５
がレベルゼロ優先度で動作する場合、ジＡ７ンパ１６４
はＢ　ｌ）φＬラインからの先取信号を供給づるようＣ
−Ｄ端子に置かれ、又レベルゼロ回路は先取のためにい
かなるラインも使用しないのでジャンパ１６２は取除か
れる。回路カード２５がレベルツー（０先度で動作する
場合、回路がＢＰφＬライン及びＢＰＩＬライン両方を
使用しうるようにジＸ／ンパ１６４はＱＨＨ子Ｇ−Ｆに
位置し、ジャンパ１６２は端子Ａ−８におかれる。又、
１−ＩＶ（高電圧）がらアンドゲート１；う３ヘハイレ
ベル信号を供給するため端子Ｃ−１−１間にジ〜７ンパ
が必要なことがある。ジ鬼７ンパを移−４のは優先度構
成の変更を実行づるだりのもので説明のために示された
単純な構成である。 第６図の回路はこの問題を電気的に解決づるものである
。 第５図は優先度決定の第２段階のための回路を示づ゛。 同一優先度の２つの回路が制御を要求する場合、どちら
の回路が実際に制御を獲得覆るかの決定がなされねばな
らない。第５図には同期レジスタ１９９が示されている
。同期レジスタ１９９には各スロット（０〜５）のＤ　
Ｍ　Ｒ信号の全て及びやはり制御を要求づるがもしれな
い主システムのためのもう１つのＤ　Ｍ　Ｒが導か、れ
る。Ｊｉｊ１期レジスタは好ましい実施例ではテキサス
　インスッルメンツ社製の７４３３７４である。同期レ
ジスタ１９９は複数のアドレス信号Ａφ〜Ａ６をＲＯＭ
２０１に提供する。アドレス情報制御ＲＯＭ２０１はカ
ウンタ２０３からの出力信号によっても条件を整えられ
る。次に述べる如く、カウンタ２゜３はラインＡφ〜Ａ
φの各々がカウンタ２０３の整流子的動作により条件を
整えれることがら、レジスタ１９９からの各「Ａ」アド
レスがＲＯＭ２０１に間合わせる機会が等しくなるよう
にして増加する。ＲＯＭ２０１はＴ信号がただ１つだ（
プ通過してレジスタ２０４に記憶されるよう動作覆る。 上記のことは次に説明リ−る判定制御回路２０５からの
制御信号に応答して起こる。レジスタ２０４からの出力
信号は正しいＤＭＧ信号（ＤＭＧφ〜ＤＭＧ７）を提供
り−るアンドゲート２０７の適切なものへ伝送される。 アンドゲート２０７も判定制御回路２０５からの制御信
号に応答して条件を整えられる。 判定制御回路２０５は図示の如＜ＢＵＳＹ信号又は少な
くとも１つのｒＡＪ信号の存在に応答して動作づる。判
定制御回路が要求をｒ［可づることを意味するライン２
０６上の信号に応答して、カウンタ２０３は増加する。 同時にライン２１１の制御信号はＩＴＪ　（５号をレジ
スタ２０３及び適切な１０ＭＧ信号を発生するゲート２
０７の適切なものに伝送する。 本システムは次のように動作する。（１）過度にＩ１０
アドレス用のメモリスペースを使用することなく多数の
可能な選択肢からの選択を可能にりる。 ■診断ルーチンを主システムの記憶手段に記憶すること
なく各インタフェース回路で作動させる。 （３）その保持手段においてどのように交換されたかに
関わらず各インタフェース回路カードにアドレスデコー
ド回路を設けないままインタフェース回路カードを）ア
ドレスする。（４）回路カードが保持手段のどこに位置
するかに関わらず、異なる優先度を右りる要求中のイン
タフェース回路間で、次いで同じ優先度の要求中のイン
タフゴース回路間で優先度の決定をする。、（５）　ｒ
ラストルック」を行い、共通ｆ−タフロー経路制御要求
が出され、又は許可された後でも連続的に監視をして、
高い優先度の要求がなされた場合システムがその要求を
受は入れるようにする。（６）能動インタフェース回路
間に空いたスロットがあってもかまわないような当初の
挿入、交換、追加又は取りはずしを可能にする。 本システムでは複数のインタフェース回路を使用すると
して説明したが、使用者が（同時に）複数の接続可能な
選択肢から選択するのを可能に覆るただ１つのインタフ
ェース回路カードスロットを使用し、他の周辺装置又は
データ応答手段が固定したシステムの部分となりうるシ
ステムにおいて多くの新しい特徴を使用しうる。

【図面の簡単な説明】

第１図はシステム全体の概略ブロック系統図。 第２図はデータ処理システムの保持手段に設置されるイ
ンタフェース回路カードのより詳細なブロック系統図、
第３図は優先回路の概略ブロック系統図、第４図は如何
にして優先順位が仕切られるかを説明する１組のブロッ
ク系統図、第４ａ図はインタフェース回路カードの様々
な優先順位な示１表、第５図はさらに優先度を決定し要
求に応する回路のブロック系統図、第６図はプログラム
可能優先度装置のブロック系統図である。 １１・・・パワーアップ回路、１３・・・ＣＰＵ、１５
・・・データ）７ドレスバス、１７・・・２７′ｊ向信
号経路、１９・・・制御２＋１論理回路、２３・・・判
定回路、２５゜２７．２９・・・インタフェース選択回
路カード、３１．３３．３５・・・データ応答手段、３
９・・・選択存在回路、４０・・・１方向データフロー
経路、４１・・・キーボード、４２．／１．４・・・イ
ンタフェース回路、４３・・・プリンタ、４５・・・Ｒ
ＡＭ、４６・・・割込み制御手段、４７・・・ＲＯＭ、
４９・・・デコーダ、５１・・・位置アドレスデコーダ
、５３・・・マザーボード、５９・・・１方向電流経路
、６１，６２．６４・・・２方向信日経路、６３・・・
２方向経路、６５・・・データフ［１−経路、６７・・
・データ経路、６９，７５，７６゜７７．７８．９７，
１０７，１１１，１１７゜１２１．１３７・・・コネク
タ端子、７１・・・整合コネクタ端子、７３・・・ホル
ダ、８３．８５．８７゜８９．９１，９３．９５・・・
バッファ、９つ・・・論理回路、１０９・・・デコーダ
、１１３・・・アドレスレジスタ、１１９・・・デルタ
レジスタ、１２２・・・データポート、１２３・・・Ｒ
ＯＭ、１２５・・・作動信号発生器、１３１・・・カウ
ンタ、１３３・・・論理回路、１４３・・・端子、１４
３Ａ・・・接続、１４５．１４７・・・データフロー経
路、１５９，１６０，１７３，１７９．１８５・・・コ
ネクタ端子、１６２．１６４・・・ジＡ７ンパ、１６５
．１９７・・・フリップ７０ツブ、１７０・・・カード
制御論理回路、１７５・・・ドライバゲート、１９９・
・・同期レジスタ、２０１・・・ＲＯＭ　。 ２０３・・・カウンタ、２０４・・・レジスタ、２０５
・・・判定制御回路、２１４・・・論理回路、２１５５
・・・比較装置。 特許出願人　ディジタル　イクイップメント第１頁の続
き ７２・発　明　者ホール・シー・コツシエンルーサー アメリカ合衆国マサチュセツツ 州０１５０３ベルリン・ダービー・ ロードア１番地 、７’；４＋発　明　者　ディピッド・ジエイ・シャニ
ンアメリカ合衆国マサチュセツツ 州０１７７６サドバリー・シュライ ・ロード５番地 ・、７２発　明　者　ロナルド・エム・サレットアメリ
カ合衆国マサチュセツツ 州０１７０１フラミンガム・オーク ベール・ロード４２番地 特許庁長官　若　杉　和　夫　　殿 、事件の表示 昭和５８年　特許願　第３０１６８号 ！１発明の名称 データ処理システムで使用する交換可能なインタフェー
ス回路配置 １、補正をする者 特許出願人 住　所　アメリカ合衆国　マザチュレツツ州　０１７５
４メイナード　パウダーミル　ロード　１１１番地名　
称　ディジタル　イクイツブメンｉ〜　コーポレーショ
ン代表者　１ヘーマス　シー　シークマン（国籍　アメ
リカ合衆国） 、代理人 住　所　〒１０２　　東京都千代田区麹町５丁目７番地
６、　補正の対象 明細用の光明の詳細な説明、図面の簡単な説明の各欄及
び図面。 ７、　補正の内容 （１）明細用中、第３６頁第１９行目記載の「第４ａ図
の表は」を、 上記表はインタフェース回路カードの様々な優先順位を
示す表であり、」 と補正する。 （２）同、同頁同行記載の「第４図Ｊを「上記表」と補
正づる。 （３）　　同、第５０頁第１９行目乃至第５１頁第１行
目記載の「第４ａ図・・・づ表、」を削除する。 （４）図面中、第４ａ図を削除する。 ６）同、第４図を別紙のとおり補正する（浄書内容に変
更なし） ７”げ、４

Claims (1)

1. 【特許請求の範囲】 １、　中央処理回路手段と、記憶回路手段と、制御論理
   回路手段と、上記３つの回路手段を相互に接続するバス
   回路を含むデータ処理システムと協動し、データ処理手
   段を複数のデータ信号応答手段の任意の１つを交換可能
   に使用させる手段を設【プたことを特徴とし、該手段は
   各々少なくとも１つのインタフェース回路を設置する複
   数の回路設置ｌ１ｑ＝段と、いずれかの該回路設置］・
   段がそのどれにでも交換可能に係合され、又少なくとも
   １つがアドレス端子である該バス回路に接続される係合
   可能電気端子を各々有づる複数の保持手段と、該バス回
   路を通じて該記憶回路に接続され、そこから各組は異な
   る該保持手段を示すアドレス信号の組を受取ってデコー
   ドづる第１の回路と、該保持手段の各該アドレス端子と
   ともに該バス回路を通じて該第１の回路と接続されてお
   り、各アドレス端子はアドレス信号のデコードされた組
   がその保持手段を示す際に各々作動される第２の回路と
   、各々係合電気端子を有し、各々異なる該設置手段上に
   置かれ、協働する保持手段の該係合可能端子と係合関係
   にあって該バス回路に接続され、各々協働する該データ
   信号応答手段に接続され、該インタフェース回路のどれ
   がアドレスされた保持手段に位置するかを示す確認信号
   を該データ処理手段に供給するようにされた複数のイン
   タフェース回路との組合わせよりなることを特徴とＪる
   インタフェース回路配置。 ２、　該データ処理手段は動作中の掻々な該インタフェ
   ース回路により必要とされる少なく”とも１つのデータ
   フロー経路を有し、１以上の該インタフェース回路は優
   先度決定回路を有するようにされ、該１又は複数の優先
   度決定回路は互いに接続されて該インタフェース回路か
   らどれが最高の優先度を有するかを決定して、かかるイ
   ンタフェース回路が一時的に該必要なデータフロー経路
   を制御しうるようにづることを特徴とする特許請求の範
   囲第１項記載のインタフェース回路配置。 ３、　該１以上のインタフェース回路の各々が優先値を
   右し、更に該１以上の優先度決定手段に接続され、該優
   先度決定がなされた後、同じ優先値を有する１以上のイ
   ンタフェース回路があった場合に、該１以上のインタフ
   ェース回路のどれが該必要なデータフ１」−経路を一時
   的に制御１べきかを決定づるようにされた判定回路を備
   えることを特徴とする特許請求の範囲第２項記載のイン
   タフェース回路配置。 ４、　該バスを通じて該記憶回路に接続され、該記憶回
   路手段に該確認信号の組により一部決定されたアドレス
   に該確認信号を出サインタフエース回路が位置する保持
   手段のアドレスを表示する一組のアドレス信号を記憶け
   しめる信号を出づようにされている命令回路手段からな
   る自己描成回路を備えることを特徴とする特許請求の範
   囲第１項記載のインタフェース回路配置。 ５、　各インタフェース回路の一部として診断ルーチン
   を記憶する診断記憶回路手段を設けてあり、このルーチ
   ンはそれが一部をなしているインタフェース回路を特に
   目的どしたものであり、各診断記憶手段は該データ処理
   手段に命令データ信号を供給して該データ処理手段が各
   該診断記憶回路手段の出す該命令データ信号に応じて一
   定の異なったデストを各該インタフェース回路でそれぞ
   れ行わしめるようにすることを特徴とする特許請求の範
   囲第１項記載のインタフェース回路配置。 ６、　複数の選択存在回路が設けられており、少なくと
   も１つの異なる選択存在回路が箕なる保持手段と協働し
   、該インタフェース回路の１つが協働する保持手段電気
   端子に係合する際作動されるよう設８１されており、更
   に該選択存在回路に接続され、該データ処理手段に該イ
   ンタフェース回路のどれが存在するかを示す信号を供給
   するレジスタ手段が設けられていることを特徴とする特
   Ｋ［請求の範囲第１項記載のインタフェース回路配置。 ７、　各該インタフェース回路は優先値を有し、優先度
   決定回路は制御信号の要求をし、更に該制御信号の要求
   がされたあとより高い優先度のインタフ１−スが該必要
   なデータフロー経路の制御を要求した場合、該必要なデ
   ータフロー経路の制御を可能に４−るのを妨げるように
   された「ラストルック」回路を設けであることを特徴と
   する特許請求の範囲第２項記載のインタフェース回路配
   置。 ８、　該「ラストルック」回路はより高い優先度を有す
   る回路の要求を監視しつづけて、該制御が許可された後
   でもより高い優先度を有する回路による制御要求があっ
   た場合は該必要なデータフロー経路の制御を終らせるよ
   うにされている特許請求の範囲第７項記載のインタフェ
   ース回路配置。 ９、　該優先度決定回路の一部として、プログラム発生
   入力信号に応じてそれが一部分となっているインタフェ
   ース回路に優先値をつｔプるようにされたプログラム可
   能手段を設（Ｊであることを特徴とする特許請求の範囲
   第２項記載のインタフェース回路配置。 １０、中央処理回路手段と、記憶回路手段と、制御論理
   回路手段と上記３つの回路手段を相互に接続するバス回
   路を含むデータ処理手段と協働し、該データ処理手段を
   複数の信号応答手段をどれでも交換可能に利用させる手
   段を設けたことを特徴どし、該手段は各々少なくとも１
   つのインタフェース回路を設置し該インタフェース回路
   の各々は係合電気端子を有し少なくとも１つの該係合電
   気端子は選択存在回路の一部であるようにされている複
   数の回路設置手段と、任意の該回路設置手段が交換可能
   に係合されうるようにする係合可能電気端子を有し、該
   係合可能電気端子の少なくとも１つが選択存在回路の部
   分であるようにした保持手段と、該受なくとも１つの該
   係合電気端子及び該受なくとも１つの係合可能端子に接
   続され該保持手段の係合可能電気端子が該回路設置手段
   の任意の１つの１組の係合電気端子に係合するとぎ通電
   して、該データ処理手段で使用されるよう電気的に配置
   されたデータ信号応答手段があることを示す選択存在信
   号を発生さぼる選択存在回路どの組合わせよりなること
   を特徴とするインタフェース回路配置。 １１、各々が優先値を有し、各々が優先度信号の要求を
   受取るようにされた回路群間で優先度を決定りるための
   ものであって、電圧信号を運ぶ少なくとｔ）２木の仁Ｕ
   ラインであって、各ラインはｊ′−タビットを表示し、
   全体としては少なくとも３つの可能な（０先Ｍｉを表示
   して該回路群の各々が該信号ラインの少なくとも１本に
   接続されるようにされた信号ラインと、該回路群の６第
   １のｂのの一部であって、該回路群の第２又は第３のも
   のが該信号ラインの該第１のものへ信号を印加した場合
   優先度信号要求が該回路群の第１のものいずれかにより
   受取られても無効になるような先取信号を受取る該信号
   ラインの第１のものに接続づる第１の論１ｉ１ｊ回路と
   の組合わせよりなることを特徴とするインタフェース回
   路配置。 １２、該回路群の第２のものの各々にあって、該回路群
   の第３のものが該信号ラインの該第２のものへ信号を印
   加した場合優先度信号要求が該回路群の該第２のものに
   より受取られても無効になるような先取信号を受取る該
   信号ラインの第２のものに結合する第２の論理回路が設
   【）られてあり、該第２の論理回路手段及び該信号ライ
   ンの該第１のものに接続して、それにより該第２の信号
   ラインからの先取信号がなく、該優先度信号要求が受取
   られた場合該第３の論理回路は該第１の信号ラインへ、
   それに接続づる該回路群の該第１のもののどれへも先取
   信号を供給するように信号を供給づることを特徴とする
   特許請求の範囲第１１項記載の優先度を決定するインタ
   フェース回路配置。 １３、第４の論理回路と、該回路群の第３のものの各々
   へ接続され、該信号線の第１及び第２のものへ接続され
   て、それへ優先度信号要求の受取りに応答して信号を印
   加し、それにより先取１８号が該回路群の該第１のもの
   のどれへも及びそれに接続される該回路群の該第２のも
   ののどれへも伝送される該第４の論理回路に接続される
   第２の論理回路があることを特徴とする特許請求の範囲
   第１２項記載の優先度を決定づるインタフェース回路配
   置。