JP2644554B2 - 情報処理システム - Google Patents
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- JP2644554B2 JP2644554B2 JP63288336A JP28833688A JP2644554B2 JP 2644554 B2 JP2644554 B2 JP 2644554B2 JP 63288336 A JP63288336 A JP 63288336A JP 28833688 A JP28833688 A JP 28833688A JP 2644554 B2 JP2644554 B2 JP 2644554B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2289—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing by configuration test
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0646—Configuration or reconfiguration
- G06F12/0669—Configuration or reconfiguration with decentralised address assignment
- G06F12/0676—Configuration or reconfiguration with decentralised address assignment the address being position dependent
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- General Physics & Mathematics (AREA)
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- Quality & Reliability (AREA)
- Small-Scale Networks (AREA)
- Bus Control (AREA)
- Debugging And Monitoring (AREA)
- Computer And Data Communications (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、情報処理システムに関し、特に、端末シス
テム等において、複数種のアダプタを搭載可能な複数の
スロット（コネクタ）を有する情報処理装置からなる情
報処理システムに関する。
テム等において、複数種のアダプタを搭載可能な複数の
スロット（コネクタ）を有する情報処理装置からなる情
報処理システムに関する。
［従来の技術］ 従来、端末装置等の情報処理システムでは、ユーザの
種々の要請に応えるため、汎用インタフェースをサポー
トする種々のアダプタを用意しており、これらのアダプ
タには、通常、アダプタ種ごとに固有のアドレスが割り
付けられている。また、ユーザの要求に応じて、各種ア
ダプタの任意の組合せをそれぞれ任意のスロットに搭載
可能とされている。
種々の要請に応えるため、汎用インタフェースをサポー
トする種々のアダプタを用意しており、これらのアダプ
タには、通常、アダプタ種ごとに固有のアドレスが割り
付けられている。また、ユーザの要求に応じて、各種ア
ダプタの任意の組合せをそれぞれ任意のスロットに搭載
可能とされている。
このような任意スロットに任意の種類のアダプタを搭
載可能としたシステムでは、各スロットに搭載されたア
ダプタ種やアダプタの組合せ、すなわちシステム構成に
応じて、割込み優先制御、DMA優先制御等の情報を設定
する必要がある。このため、特開昭61−220054号等に開
示された例では、予め、各スロットに固有の番号を物理
的に割り当てておき、プロセッサがすべてのアダプタ種
を順次アクセスすることにより、実際にスロットに搭載
されているアダプタ種とそのスロット位置とを確認し、
この確認結果により自動的に前記優先制御等の情報を設
定可能としている。
載可能としたシステムでは、各スロットに搭載されたア
ダプタ種やアダプタの組合せ、すなわちシステム構成に
応じて、割込み優先制御、DMA優先制御等の情報を設定
する必要がある。このため、特開昭61−220054号等に開
示された例では、予め、各スロットに固有の番号を物理
的に割り当てておき、プロセッサがすべてのアダプタ種
を順次アクセスすることにより、実際にスロットに搭載
されているアダプタ種とそのスロット位置とを確認し、
この確認結果により自動的に前記優先制御等の情報を設
定可能としている。
［発明が解決しようとする課題］ しかしながら、近年出現したワークステーションのよ
うな高性能、高機能かつ高速の端末装置においては、き
わめて多種の外部デバイスの接続を可能としたものが多
い。
うな高性能、高機能かつ高速の端末装置においては、き
わめて多種の外部デバイスの接続を可能としたものが多
い。
このような外部デバイスとしては、例えば、プリンタ
装置、外付けハードディスク装置、外付けフロッピディ
スク装置、モデム、カードリーダ、ライトペン等が挙げ
られる。これらの外部デバイスは、一般にRS−232C,GPI
B,SCSI等のいわゆる汎用インタフェースによってワーク
ステーションに接続される。
装置、外付けハードディスク装置、外付けフロッピディ
スク装置、モデム、カードリーダ、ライトペン等が挙げ
られる。これらの外部デバイスは、一般にRS−232C,GPI
B,SCSI等のいわゆる汎用インタフェースによってワーク
ステーションに接続される。
したがって、上記外部デバイスを複数接続するために
は、汎用インタフェースをサポートするアダプタを何枚
も搭載できることが必要となる。
は、汎用インタフェースをサポートするアダプタを何枚
も搭載できることが必要となる。
しかしながら、従来の端末装置では、各スロットに搭
載されているアダプタについてのシステム構成を確認す
るために、前述のように各アダプタ種にアドレスを固有
に割り付けているので、同一種のアダプタを複数搭載す
ることができなかった。この問題を解決するために、ア
ドレスを変えた同一種のアダプタを複数枚開発すること
は不可能ではないが、実質的にアダプタ種が増加し、割
付可能なアドレス空間が不足する虞れがある。また、ア
ダプタの組合せ等による管理が複雑になるという新たな
問題も生じる。
載されているアダプタについてのシステム構成を確認す
るために、前述のように各アダプタ種にアドレスを固有
に割り付けているので、同一種のアダプタを複数搭載す
ることができなかった。この問題を解決するために、ア
ドレスを変えた同一種のアダプタを複数枚開発すること
は不可能ではないが、実質的にアダプタ種が増加し、割
付可能なアドレス空間が不足する虞れがある。また、ア
ダプタの組合せ等による管理が複雑になるという新たな
問題も生じる。
さらに、前記特開昭公報記載の搭載アダプタの構成確
認方式では、アダプタ固有に割り付けられたアドレスを
順次アクセスすることにより搭載アダプタを確認してい
るので、アダプタ種が増加するほど、確認回数が増加す
るという問題もある。
認方式では、アダプタ固有に割り付けられたアドレスを
順次アクセスすることにより搭載アダプタを確認してい
るので、アダプタ種が増加するほど、確認回数が増加す
るという問題もある。
本発明の目的は、複数のスロットに同一種のアダプタ
を搭載可能とする情報処理システムおよびシステム構成
確認方法を提供することにある。
を搭載可能とする情報処理システムおよびシステム構成
確認方法を提供することにある。
本発明の他の目的は、アダプタ種が増加してもアドレ
ス空間が不足しないアダプタアドレス割付方法および情
報処理システムを提供することにある。
ス空間が不足しないアダプタアドレス割付方法および情
報処理システムを提供することにある。
本発明のさらに他の目的は、各スロットに搭載されて
いるアダプタに関するシステム構成の確認を簡単にする
ことができるシステム構成確認方法および情報処理シス
テムを提供することにある。
いるアダプタに関するシステム構成の確認を簡単にする
ことができるシステム構成確認方法および情報処理シス
テムを提供することにある。
［課題を解決するための手段］ 上記目的を達成するために、本発明による情報処理シ
ステムは、複数種のアダプタと、このアダプタが搭載可
能な複数のスロットを有する情報処理装置とからなる情
報処理システムにおいて、情報処理装置には、変スロッ
トごとに固有のスロット識別信号を発生するスロット識
別信号発生手段を設け、他方、アダプタには、スロット
識別信号に応じて自己に割り付けるアドレスを発生する
アドレス割付手段と、自己のアダプタ識別信号を発生す
るアダプタ識別信号発生手段と、情報処理装置からの要
求に応じてアダプタ識別信号を情報処理装置へ出力する
制御手段とを設けたものである。アドレス割付手段とし
ては、例えば、組合せ論理回路または不揮発性メモリ
（ROM等）あるいは固定電位を利用することができる。
ステムは、複数種のアダプタと、このアダプタが搭載可
能な複数のスロットを有する情報処理装置とからなる情
報処理システムにおいて、情報処理装置には、変スロッ
トごとに固有のスロット識別信号を発生するスロット識
別信号発生手段を設け、他方、アダプタには、スロット
識別信号に応じて自己に割り付けるアドレスを発生する
アドレス割付手段と、自己のアダプタ識別信号を発生す
るアダプタ識別信号発生手段と、情報処理装置からの要
求に応じてアダプタ識別信号を情報処理装置へ出力する
制御手段とを設けたものである。アドレス割付手段とし
ては、例えば、組合せ論理回路または不揮発性メモリ
（ROM等）あるいは固定電位を利用することができる。
スロット識別信号発生手段自体が、当該スロットに搭
載されるアダプタに割り付けるアドレスを発生し、各ア
ダプタのアドレス割付手段は、スロット識別信号発生手
段の出力アドレスをそのまま出力するようにしてもよ
い。
載されるアダプタに割り付けるアドレスを発生し、各ア
ダプタのアドレス割付手段は、スロット識別信号発生手
段の出力アドレスをそのまま出力するようにしてもよ
い。
アダプタ種を複数のグループに分類し、このグループ
ごとに固有のアダプタ識別信号を定めるとともに、同一
のスロット識別信号に対するアドレス割付手段の割付ア
ドレスをグループごとに変更するようにすることもでき
る。
ごとに固有のアダプタ識別信号を定めるとともに、同一
のスロット識別信号に対するアドレス割付手段の割付ア
ドレスをグループごとに変更するようにすることもでき
る。
上記アドレス割付手段が出力するアドレスは、情報処
理装置からのアドレスの一部の複数ビット、例えば上位
ビットである。
理装置からのアドレスの一部の複数ビット、例えば上位
ビットである。
アダプタ自体に固有のアドレスが固定的に割付けら
れ、情報処理装置から当該アドレスが指定された場合
に、当該アダプタが搭載されたスロットのスロット識別
信号を返送する従来方式のアダプタを本発明にかかるア
ダプタと混在して搭載することを許容するようにしても
よい。
れ、情報処理装置から当該アドレスが指定された場合
に、当該アダプタが搭載されたスロットのスロット識別
信号を返送する従来方式のアダプタを本発明にかかるア
ダプタと混在して搭載することを許容するようにしても
よい。
また、本発明による情報処理装置は、本発明システム
に使用される情報処理装置であって、各スロットを識別
するためのスロット識別信号を発生するスロット識別信
号発生手段と、このスロット識別信号を、当該スロット
に搭載されたアダプタに伝達する接続手段と、システム
構成確認時に、各スロットに割り付けられたアドレスを
順次アクセスし、当該スロットに搭載されたアダプタの
アダプタ識別信号を出力させるプロセッサ手段とを備え
ることを特徴とするものである。
に使用される情報処理装置であって、各スロットを識別
するためのスロット識別信号を発生するスロット識別信
号発生手段と、このスロット識別信号を、当該スロット
に搭載されたアダプタに伝達する接続手段と、システム
構成確認時に、各スロットに割り付けられたアドレスを
順次アクセスし、当該スロットに搭載されたアダプタの
アダプタ識別信号を出力させるプロセッサ手段とを備え
ることを特徴とするものである。
スロット識別信号発生手段は、例えば、各スロットに
固有に組み合された高電位レベルおよび低電位レベルで
構成することができる。
固有に組み合された高電位レベルおよび低電位レベルで
構成することができる。
本発明によるアダプタは本発明システムに使用される
アダプタであって、情報処理装置の任意のスロットから
当該スロット識別信号を受ける接続手段と、スロット識
別信号に応じて自己に割り付けるアドレスを発生するア
ドレス割付手段と、自己のアダプタ識別信号を発生する
アダプタ識別信号発生手段と、情報処理装置からの要求
に応じてアダプタ識別信号を情報処理装置へ出力する制
御手段とを備えることを特徴とするものである。
アダプタであって、情報処理装置の任意のスロットから
当該スロット識別信号を受ける接続手段と、スロット識
別信号に応じて自己に割り付けるアドレスを発生するア
ドレス割付手段と、自己のアダプタ識別信号を発生する
アダプタ識別信号発生手段と、情報処理装置からの要求
に応じてアダプタ識別信号を情報処理装置へ出力する制
御手段とを備えることを特徴とするものである。
本発明によるアダプタは、他の見地によれば、情報処
理装置の任意のスロットから当該スロット識別信号を受
ける接続手段と、スロット識別信号に応じて自己に割り
当てるアドレスを発生するアドレス割付手段と、このア
ドレス割付手段の出力アドレスを情報処理装置からのア
ドレスの一部と比較する比較手段と、この比較手段の一
致出力によりイネーブルされ、情報処理装置からのアド
レスの他の部分の内容を解読する解読手段と、自己のア
ダプタ識別信号を発生するアダプタ識別信号発生手段
と、解読手段の解読結果に応じて、当該アダプタの機能
を実行し、またはアダプタ識別信号を情報処理装置へ出
力するアダプタ制御手段とを備えることを特徴とするも
のである。
理装置の任意のスロットから当該スロット識別信号を受
ける接続手段と、スロット識別信号に応じて自己に割り
当てるアドレスを発生するアドレス割付手段と、このア
ドレス割付手段の出力アドレスを情報処理装置からのア
ドレスの一部と比較する比較手段と、この比較手段の一
致出力によりイネーブルされ、情報処理装置からのアド
レスの他の部分の内容を解読する解読手段と、自己のア
ダプタ識別信号を発生するアダプタ識別信号発生手段
と、解読手段の解読結果に応じて、当該アダプタの機能
を実行し、またはアダプタ識別信号を情報処理装置へ出
力するアダプタ制御手段とを備えることを特徴とするも
のである。
本発明によるシステム構成確認方法は、複数種のアダ
プタと、このアダプタが搭載可能な複数のスロットを有
する情報処理装置とからなる情報処理システムにおい
て、予め、システム上別個のアドレスを各スロットに割
り付けるとともに、各アダプタにアダプタ種ごとの識別
情報を割り当てておき、システム構成確認時に、情報処
理装置が順次各スロットに割り付けられたアドレスを出
力し、当該スロットに搭載されたアダプタから、当該ア
ダプタの識別情報の返送を受けることにより、各スロッ
トに搭載されているアダプタ種を確認するようにしたも
のである。
プタと、このアダプタが搭載可能な複数のスロットを有
する情報処理装置とからなる情報処理システムにおい
て、予め、システム上別個のアドレスを各スロットに割
り付けるとともに、各アダプタにアダプタ種ごとの識別
情報を割り当てておき、システム構成確認時に、情報処
理装置が順次各スロットに割り付けられたアドレスを出
力し、当該スロットに搭載されたアダプタから、当該ア
ダプタの識別情報の返送を受けることにより、各スロッ
トに搭載されているアダプタ種を確認するようにしたも
のである。
さらに、本発明によるアダプタアドレス割付方法は、
複数種のアダプタと、このアダプタが搭載可能な複数の
スロットを有する情報処理装置とからなる情報処理シス
テムにおいて、予め、複数のスロットの各々にシステム
上別個のアドレスを割り付けておき、このスロットに割
り付けられたアドレスを、当該スロットに搭載されたア
ダプタに割り付けるようにしたものである。
複数種のアダプタと、このアダプタが搭載可能な複数の
スロットを有する情報処理装置とからなる情報処理シス
テムにおいて、予め、複数のスロットの各々にシステム
上別個のアドレスを割り付けておき、このスロットに割
り付けられたアドレスを、当該スロットに搭載されたア
ダプタに割り付けるようにしたものである。
［作用］ 本発明では、アダプタの種類に対応してアダプタ割付
アドレスを定めるのではなく、スロットに対応してアダ
プタ割付アドレスを定めるようにした。これにより、す
べてのアダプタ種に固有のアドレスを割り付けることは
できなくなるが、元々、１台の情報処理装置に同時に搭
載できるアダプタの数は、スロットの数に限定されるの
で、何ら支障はない。のみならず、スロットごとにアダ
プタ割付アドレスが異なるので、同一種のアダプタを複
数搭載しても、各アダプタにはそれぞれの別個のアドレ
スが割り付けられることになり、同一種のアダプタの複
数搭載が可能になる。
アドレスを定めるのではなく、スロットに対応してアダ
プタ割付アドレスを定めるようにした。これにより、す
べてのアダプタ種に固有のアドレスを割り付けることは
できなくなるが、元々、１台の情報処理装置に同時に搭
載できるアダプタの数は、スロットの数に限定されるの
で、何ら支障はない。のみならず、スロットごとにアダ
プタ割付アドレスが異なるので、同一種のアダプタを複
数搭載しても、各アダプタにはそれぞれの別個のアドレ
スが割り付けられることになり、同一種のアダプタの複
数搭載が可能になる。
また、同じ理由により、すなわち、スロットごとにア
ダプタ割付アドレスを定めるようにしたことにより、ア
ダプタ種の新規開発によりアダプタ種が増加した場合に
も、その新アダプタ種に対して新たなアドレス空間を割
り付ける必要がないため、アドレス領域不足を招くこと
がない。
ダプタ割付アドレスを定めるようにしたことにより、ア
ダプタ種の新規開発によりアダプタ種が増加した場合に
も、その新アダプタ種に対して新たなアドレス空間を割
り付ける必要がないため、アドレス領域不足を招くこと
がない。
さらに、各スロットにアダプタ割付アドレスを対応づ
けているので、情報処理装置は、アクセスするアドレス
によりスロットを特定できる。一方、各スロットにどの
アダプタ種が搭載されているかを認識するために、上記
各スロットに対応したアダプタ割付アドレスを順次アク
セスする。アクセスしたスロットにいずれかのアダプタ
が搭載されていれば、そのアダプタが自己のアダプタ種
を表わすアダプタ識別情報（信号）を返送するので、こ
れによって、そのスロットに搭載されているアダプタ種
を認識できる。アクセスしたスロットから所定時間以上
応答がない場合には、そのスロットにはアダプタが未搭
載であることがわる。
けているので、情報処理装置は、アクセスするアドレス
によりスロットを特定できる。一方、各スロットにどの
アダプタ種が搭載されているかを認識するために、上記
各スロットに対応したアダプタ割付アドレスを順次アク
セスする。アクセスしたスロットにいずれかのアダプタ
が搭載されていれば、そのアダプタが自己のアダプタ種
を表わすアダプタ識別情報（信号）を返送するので、こ
れによって、そのスロットに搭載されているアダプタ種
を認識できる。アクセスしたスロットから所定時間以上
応答がない場合には、そのスロットにはアダプタが未搭
載であることがわる。
このような本発明によるシステム構成確認方法は、従
来のシステム構成確認方法が、アダプタ種に割り当てら
れたアドレスを順次アクセスして、そのアダプタが搭載
されているスロットを確認するものであったのに対し、
逆に、スロットに割り当てられたアドレスを順次アクセ
スして、そのスロットに搭載されているアダプタ種を確
認するものであるということができる。通常、スロット
の数はアダプタ種の数より十分小さいので、従来ではア
クセス回数が多いのみならず、その殆どが未搭載である
のに対し、本発明では、アクセス回数が少なく、かつ、
未搭載の数がさらに少ない。したがって、システム構成
確認処理が簡単かつ迅速となる。
来のシステム構成確認方法が、アダプタ種に割り当てら
れたアドレスを順次アクセスして、そのアダプタが搭載
されているスロットを確認するものであったのに対し、
逆に、スロットに割り当てられたアドレスを順次アクセ
スして、そのスロットに搭載されているアダプタ種を確
認するものであるということができる。通常、スロット
の数はアダプタ種の数より十分小さいので、従来ではア
クセス回数が多いのみならず、その殆どが未搭載である
のに対し、本発明では、アクセス回数が少なく、かつ、
未搭載の数がさらに少ない。したがって、システム構成
確認処理が簡単かつ迅速となる。
［実施例］ 以下、本発明の好適な一実施例について、図面を参照
しながら詳細に説明する。
しながら詳細に説明する。
第２図に、本発明による情報処理システムの概略構成
例を示す。
例を示す。
このシステムは、バスにより相互に接続されたプロセ
ッサ12、メモリ13および４つのスロット14〜17からなる
情報処理装置と、本システムがサポートするアダプタ種
群Ａ〜Ｚ（第３図）のうち、スロットに搭載される任意
のアダプタにより構成される。同一種の複数のアダプタ
の搭載も許される。本実施例では、スロット14および17
にアダプタＣが２枚、スロット15にアダプタＺが１枚、
それぞれ搭載されているものとする。各スロット14〜17
は、アダプタとの接続に供される端子a,bを有する。こ
の各端子は、それぞれ、高電位レベルまたは低電位レベ
ルのいずれかに接続される。ここでは、第２図に示すよ
うに、接地、または抵抗を介した５ボルト電位への接続
を組合せることにより、各スロットに固有の番号付けを
行っている。（すなわち、スロット14〜17にはそれぞれ
＃０〜＃３の番号が付されている。）個の場合、端子a,
bの電位の組合せがスロット識別信号となる。なお、こ
おでは４つのスロットを有する場合を例としたので、各
スロットの端子数は２個であるが、スロット数がこれよ
り多い場合には、端子数も増加させればよい。
ッサ12、メモリ13および４つのスロット14〜17からなる
情報処理装置と、本システムがサポートするアダプタ種
群Ａ〜Ｚ（第３図）のうち、スロットに搭載される任意
のアダプタにより構成される。同一種の複数のアダプタ
の搭載も許される。本実施例では、スロット14および17
にアダプタＣが２枚、スロット15にアダプタＺが１枚、
それぞれ搭載されているものとする。各スロット14〜17
は、アダプタとの接続に供される端子a,bを有する。こ
の各端子は、それぞれ、高電位レベルまたは低電位レベ
ルのいずれかに接続される。ここでは、第２図に示すよ
うに、接地、または抵抗を介した５ボルト電位への接続
を組合せることにより、各スロットに固有の番号付けを
行っている。（すなわち、スロット14〜17にはそれぞれ
＃０〜＃３の番号が付されている。）個の場合、端子a,
bの電位の組合せがスロット識別信号となる。なお、こ
おでは４つのスロットを有する場合を例としたので、各
スロットの端子数は２個であるが、スロット数がこれよ
り多い場合には、端子数も増加させればよい。
第１図に、第２図のシステムにおける１つのスロット
２（スロット14〜17のいずれかに対応）に、本発明に係
るアダプタ１を搭載した様子を示す。
２（スロット14〜17のいずれかに対応）に、本発明に係
るアダプタ１を搭載した様子を示す。
アダプタ１は、スロット２を介して、情報処理装置の
アドレスバス３、データバス４およびコントロールバス
５に接続されている。アダプタ１は、搭載されたスロッ
トのスロット識別信号に応じて割付アドレス情報100を
発生するアドレス割付部６、アドレスバス３からのアド
レス情報102の一部（上位ビット）をアドレス割付部６
の出力100と比較する比較部７、この比較部７の一致出
力によりイネーブルされ、アドレスバス３からのアドレ
ス情報102の他の一部（下位ビット）をデコードするデ
コーダ８、このデコーダ８の出力に応じた制御を行うI/
O制御部９、このアダプタの種類を表わすコードである
アダプタIDを発生するアダプタID発生部10、I/O制御部
９によりイネーブルされてアダプタIDをデータバス４に
出力する出力ゲート11、およびこのアダプタ本来の機能
に必要な機能ブロック（図示せず）により構成される。
アドレスバス３、データバス４およびコントロールバス
５に接続されている。アダプタ１は、搭載されたスロッ
トのスロット識別信号に応じて割付アドレス情報100を
発生するアドレス割付部６、アドレスバス３からのアド
レス情報102の一部（上位ビット）をアドレス割付部６
の出力100と比較する比較部７、この比較部７の一致出
力によりイネーブルされ、アドレスバス３からのアドレ
ス情報102の他の一部（下位ビット）をデコードするデ
コーダ８、このデコーダ８の出力に応じた制御を行うI/
O制御部９、このアダプタの種類を表わすコードである
アダプタIDを発生するアダプタID発生部10、I/O制御部
９によりイネーブルされてアダプタIDをデータバス４に
出力する出力ゲート11、およびこのアダプタ本来の機能
に必要な機能ブロック（図示せず）により構成される。
各スロットには、予め、第４図に示すような固有のア
ドレス（アドレス空間）が割り付けられている。同図
中、添字Ｈは16進数を示す。各スロットの割付アドレス
は、第５図に示すように、上記６ビット（215〜210）の
アドレス情報によって区別される。そこで、各アダプタ
１には、アドレス割付部６を内蔵させ、これにより、各
スロットに割付けられた端子a,bの電位の組合せに従っ
て対応するアドレス情報100を発生させるようにしてい
る。このアドレス割付部６は、組合せ論理回路、ROMテ
ーブル等、一定の入力ビットに対して一定の出力ビット
を発生するものであればよい。第５図に示した例では、
端子a,bの２ビット入力と、これに対するアドレス情報1
00の下位ビットが同一なので、アドレス情報100の下位
２ビットとして入力ビットをそのまま用い、出力の上位
４ビットを一定の電位に固定すればよい。このアドレス
情報100は比較部７の一方の入力端に入力される。
ドレス（アドレス空間）が割り付けられている。同図
中、添字Ｈは16進数を示す。各スロットの割付アドレス
は、第５図に示すように、上記６ビット（215〜210）の
アドレス情報によって区別される。そこで、各アダプタ
１には、アドレス割付部６を内蔵させ、これにより、各
スロットに割付けられた端子a,bの電位の組合せに従っ
て対応するアドレス情報100を発生させるようにしてい
る。このアドレス割付部６は、組合せ論理回路、ROMテ
ーブル等、一定の入力ビットに対して一定の出力ビット
を発生するものであればよい。第５図に示した例では、
端子a,bの２ビット入力と、これに対するアドレス情報1
00の下位ビットが同一なので、アドレス情報100の下位
２ビットとして入力ビットをそのまま用い、出力の上位
４ビットを一定の電位に固定すればよい。このアドレス
情報100は比較部７の一方の入力端に入力される。
一方、アドレスバス３上に送出されているアドレス情
報102は、スロット２を介してアダプタ１に取り込ま
れ、上記アドレス情報100に対応する上位６ビットが、
比較部７の他方の入力端に入力される。アドレスバス３
からのアドレス情報102の下位10ビットは、デコーダ８
に入力される。
報102は、スロット２を介してアダプタ１に取り込ま
れ、上記アドレス情報100に対応する上位６ビットが、
比較部７の他方の入力端に入力される。アドレスバス３
からのアドレス情報102の下位10ビットは、デコーダ８
に入力される。
比較部７は、入力された両アドレス情報を比較し、一
致した場合にデコーダ８をイネーブルする。これによ
り、デコーダ８は前記アドレスバス３からのアドレス情
報の下位10ビットをデコードし、その値に応じた出力線
にデコード出力を発生する。比較部７は、デコーダ８を
ディスエーブルし、従って、デコーダ８はいずれの出力
線にも出力しない。
致した場合にデコーダ８をイネーブルする。これによ
り、デコーダ８は前記アドレスバス３からのアドレス情
報の下位10ビットをデコードし、その値に応じた出力線
にデコード出力を発生する。比較部７は、デコーダ８を
ディスエーブルし、従って、デコーダ８はいずれの出力
線にも出力しない。
デコーダ８の出力は、例えば、読み出しストローブ、
書き込みストローブのような、コントロールバス５上の
信号とともに、I/O制御部９に入力される。I/O制御部９
は、このアダプタの本来の機能を実現するための制御を
行うほか、情報処理装置からアダプタIDの要求があった
とき、その要求に応答して出力ゲート11をイネーブル
し、アダプタID発生部10のアダプタIDをデータバス４上
に出力させる。
書き込みストローブのような、コントロールバス５上の
信号とともに、I/O制御部９に入力される。I/O制御部９
は、このアダプタの本来の機能を実現するための制御を
行うほか、情報処理装置からアダプタIDの要求があった
とき、その要求に応答して出力ゲート11をイネーブル
し、アダプタID発生部10のアダプタIDをデータバス４上
に出力させる。
前記第２図のシステム構成では、スロット14に搭載さ
れたアダプタＣは、スロット14の端子a,bがともに接地
されている（＃０）ので、アダプタＣのアドレス割付部
６は、第５図からわかるように、（111100）Ｂのアドレ
ス情報を比較部７に送る（ここでＢは２進数を示す）。
同様に、スロット15に搭載されたアダプタＺのアドレス
割付部６は（111101）Ｂを、スロット17のアダプタＣの
アドレス割付部６は（111111）Ｂをそれぞれ送出する。
れたアダプタＣは、スロット14の端子a,bがともに接地
されている（＃０）ので、アダプタＣのアドレス割付部
６は、第５図からわかるように、（111100）Ｂのアドレ
ス情報を比較部７に送る（ここでＢは２進数を示す）。
同様に、スロット15に搭載されたアダプタＺのアドレス
割付部６は（111101）Ｂを、スロット17のアダプタＣの
アドレス割付部６は（111111）Ｂをそれぞれ送出する。
今、プロセッサ12が、スロット14に搭載のアダプタＣ
をアクセスするために、F000H〜F3FFHの範囲内のアドレ
スをアドレスバス３上に送出したとすると、スロット14
に搭載されたアダプタＣの比較部７は一致を検出し、デ
コーダ８をイネーブルする。その結果、アダプタＣは、
そのデコード出力結果に応じた機能を実行する。プロセ
ッサ12のアクセス要求がアダプタIDの読出し指示であれ
ば、アダプタＣのI/O制御部９がデコーダ８の出力を基
に、出力ゲート11をイネーブルしてアダプタＣのアダプ
タIDである02H（第５図参照）をデータバス４上に出力
する。
をアクセスするために、F000H〜F3FFHの範囲内のアドレ
スをアドレスバス３上に送出したとすると、スロット14
に搭載されたアダプタＣの比較部７は一致を検出し、デ
コーダ８をイネーブルする。その結果、アダプタＣは、
そのデコード出力結果に応じた機能を実行する。プロセ
ッサ12のアクセス要求がアダプタIDの読出し指示であれ
ば、アダプタＣのI/O制御部９がデコーダ８の出力を基
に、出力ゲート11をイネーブルしてアダプタＣのアダプ
タIDである02H（第５図参照）をデータバス４上に出力
する。
一方、スロット15、17に搭載されたアダプタZ,Cの比
較部７は、いずれも不一致を検出し、そのデコーダ８を
ディスエーブルする。従って、アダプタZ,Cは何ら機能
しない。
較部７は、いずれも不一致を検出し、そのデコーダ８を
ディスエーブルする。従って、アダプタZ,Cは何ら機能
しない。
前記アダプタIDの読出しを順次全スロート対応の割付
アドレスに対して行えば、スロット＃０にはアダプタＣ
（アダプタIDは02H）、スロット＃１にはアダプタＺ
（アダプタIDは19H）、スロット＃３にはアダプタＣ
（アダプタIDは02H）がそれぞれ搭載されていることが
判明する。この各スロットに搭載されているアダプタの
ID情報およびアドレス割付情報が、第６図に示すよう
に、システム構成として情報処理装置内に登録される。
未搭載のスロットには、いずれのアダプタも割り当てら
れず、未搭載を示すコード（例えばFFH）がアダプタID
として登録される。このアダプタIDの読出し、登録処理
は、システムの構築時、変更時等の必要なときに行う。
アドレスに対して行えば、スロット＃０にはアダプタＣ
（アダプタIDは02H）、スロット＃１にはアダプタＺ
（アダプタIDは19H）、スロット＃３にはアダプタＣ
（アダプタIDは02H）がそれぞれ搭載されていることが
判明する。この各スロットに搭載されているアダプタの
ID情報およびアドレス割付情報が、第６図に示すよう
に、システム構成として情報処理装置内に登録される。
未搭載のスロットには、いずれのアダプタも割り当てら
れず、未搭載を示すコード（例えばFFH）がアダプタID
として登録される。このアダプタIDの読出し、登録処理
は、システムの構築時、変更時等の必要なときに行う。
本実施例によれば、同一種のアダプタの複数搭載が可
能になる。アダプタに割り付けられるアドレス空間は、
アダプタ種の数にかかわらず一定であり、アダプタ種が
増加してもアダプタ割付アドレス空間が不足することが
ない。また、システム構成の確認手順もスロット対応に
行うので、プロセッサの処理が簡略化、迅速化される。
能になる。アダプタに割り付けられるアドレス空間は、
アダプタ種の数にかかわらず一定であり、アダプタ種が
増加してもアダプタ割付アドレス空間が不足することが
ない。また、システム構成の確認手順もスロット対応に
行うので、プロセッサの処理が簡略化、迅速化される。
以上説明した実施例では、アドレス割付部６をアダプ
タ内に設けたが、スロット側に設けてもよい。すなわ
ち、各スロットにおいて、第５図に示したようなアドレ
ス情報を生成してもよい。これにより、すべてのアダプ
タからアドレス割付部６を削除できる。
タ内に設けたが、スロット側に設けてもよい。すなわ
ち、各スロットにおいて、第５図に示したようなアドレ
ス情報を生成してもよい。これにより、すべてのアダプ
タからアドレス割付部６を削除できる。
また、前記実施例では、各スロットに対応したアドレ
スを１つに固定したが、各アダプタの機能分類（例え
ば、通信用、I/O接続用、付加機能用等）に応じてアダ
プタをグループ化し、グループ対応に、スロットごとの
割付アドレスを変えるようにすることもできる。この場
合、第７図に示すように、例えば、アダプタのグループ
＃１、＃２、＃３ごとに、その内蔵する割付制御部＃
１、＃２、＃３の割付アドレスが異なる。これによっ
て、アダプタ割付アドレス空間は、第４図の場合よりは
増加するが、依然として、アダプタ種の増加にかかわら
ず一定である。この構成は、アダプタIDのビット数が限
られていて、アダプタIDが不足した場合に、有効であ
る。なお、この場合には割付制御部６はアダプタ内に設
ける必要がある。
スを１つに固定したが、各アダプタの機能分類（例え
ば、通信用、I/O接続用、付加機能用等）に応じてアダ
プタをグループ化し、グループ対応に、スロットごとの
割付アドレスを変えるようにすることもできる。この場
合、第７図に示すように、例えば、アダプタのグループ
＃１、＃２、＃３ごとに、その内蔵する割付制御部＃
１、＃２、＃３の割付アドレスが異なる。これによっ
て、アダプタ割付アドレス空間は、第４図の場合よりは
増加するが、依然として、アダプタ種の増加にかかわら
ず一定である。この構成は、アダプタIDのビット数が限
られていて、アダプタIDが不足した場合に、有効であ
る。なお、この場合には割付制御部６はアダプタ内に設
ける必要がある。
さらに、前記実施例では、アダプタごとに固有のアド
レスを割り付ける従来方式との共存も可能である。すな
わち、本発明に係るアダプタと従来方式のアダプタの混
在使用ができる。この場合、第４図に示したスロット対
応のアドレス以外のアドレスを他のアダプタに固有に定
めておき、アダプタ構成確認時には、このアダプタにつ
いては、そのアドレスをアクセスしたときに、スロット
の端子a,bの信号をそのままスロット番号として利用す
ればよい。プロセッサは、割付アドレスにより本発明方
式と従来方式とを区別できる。この場合、本発明の効果
は減少するものの、同一アダプタの搭載可能、アダプタ
割付アドレスの減少、システム構成確認の簡略化の効果
はなお有効である。
レスを割り付ける従来方式との共存も可能である。すな
わち、本発明に係るアダプタと従来方式のアダプタの混
在使用ができる。この場合、第４図に示したスロット対
応のアドレス以外のアドレスを他のアダプタに固有に定
めておき、アダプタ構成確認時には、このアダプタにつ
いては、そのアドレスをアクセスしたときに、スロット
の端子a,bの信号をそのままスロット番号として利用す
ればよい。プロセッサは、割付アドレスにより本発明方
式と従来方式とを区別できる。この場合、本発明の効果
は減少するものの、同一アダプタの搭載可能、アダプタ
割付アドレスの減少、システム構成確認の簡略化の効果
はなお有効である。
［発明の効果］ 本発明によれば、各スロットごとに搭載アダプタの割
付アドレスが固有に定まるので、同一種のアダプタを複
数枚搭載でき、かつ、新規アダプタ種の増加に対しても
アダプタ割り付け用アドレス空間は増加せず、アドレス
空間の不足を生じない。また、スロットごとに割り付け
られたアドレスをアクセスすることにより搭載アダプタ
の種類を確認できるので、システムの構成の確認処理を
簡単化、迅速化することが可能になる。
付アドレスが固有に定まるので、同一種のアダプタを複
数枚搭載でき、かつ、新規アダプタ種の増加に対しても
アダプタ割り付け用アドレス空間は増加せず、アドレス
空間の不足を生じない。また、スロットごとに割り付け
られたアドレスをアクセスすることにより搭載アダプタ
の種類を確認できるので、システムの構成の確認処理を
簡単化、迅速化することが可能になる。
第１図は本発明の実施例におけるアダプタの概略構成お
よびその情報処理装置との関係を示すブロック図、第２
図は本発明による情報処理システムの実施例のブロック
図、第３図は第２図のシステムがサポートするアダプタ
種の説明図、第４図は第２図のシステムの各スロット対
応の割付アドレスの説明図、第５図は第１図のアドレス
割付部の各スロット対応の出力の説明図、第６図は第２
図のシステムの構成確認登録内容の説明図、第７図は第
１図のアドレス割付部の他の構成例の説明図である。 １……アダプタ、２……スロット、３……アドレスバ
ス、 ４……データバス、５……コントロールバス、 ６……アドレス割付部、７……比較部、８……デコー
ダ、 ９……I/O制御部、10……アダプタID発生部、 11……出力ゲート、12……プロセッサ、 13……メモリ、14……スロット＃０、 15……スロット＃１、16……スロット＃２、 17……スロット＃３、a,b……端子
よびその情報処理装置との関係を示すブロック図、第２
図は本発明による情報処理システムの実施例のブロック
図、第３図は第２図のシステムがサポートするアダプタ
種の説明図、第４図は第２図のシステムの各スロット対
応の割付アドレスの説明図、第５図は第１図のアドレス
割付部の各スロット対応の出力の説明図、第６図は第２
図のシステムの構成確認登録内容の説明図、第７図は第
１図のアドレス割付部の他の構成例の説明図である。 １……アダプタ、２……スロット、３……アドレスバ
ス、 ４……データバス、５……コントロールバス、 ６……アドレス割付部、７……比較部、８……デコー
ダ、 ９……I/O制御部、10……アダプタID発生部、 11……出力ゲート、12……プロセッサ、 13……メモリ、14……スロット＃０、 15……スロット＃１、16……スロット＃２、 17……スロット＃３、a,b……端子
Claims (4)
- 【請求項１】複数種のアダプタと、複数のアダプタの各
々が搭載されるスロットを複数個備える情報処理装置と
を有する情報処理システムにおいて、 前記情報処理装置は、前記スロット毎に固有のスロット
識別信号を発生するスロット識別信号発生手段を有し、 前記複数のアダプタの各々は、該アダプタのアダプタ種
に依存して定まるアドレス情報を記憶するアダプタ情報
記憶手段と、搭載された前記スロットから受け取る前記
スロット識別信号及び該アダプタが備えるアダプタ情報
記憶手段に記憶されたアドレス情報に基づいて、自己に
割り付けるアダプタアドレスを発生するアドレス割付手
段と、自己のアダプタ種を示すアダプタ識別信号を発生
するアダプタ識別信号発生手段と、前記情報処理装置か
らの要求に応じて、該要求で指定されたアドレスが前記
アドレス割付手段が発生するアダプタアドレスに対応す
る場合に、該要求で指定された機能を実行するアダプタ
制御手段とを有し、 前記アダプタ制御手段は、前記要求で指定された機能が
前記アダプタ識別信号の応答である場合に、情報処理装
置に前記アダプタ識別信号を応答する手段を含むこと、 を特徴とする情報処理システム。 - 【請求項２】複数種のアダプタと、複数のアダプタの各
々が搭載されるスロットを複数個備える情報処理装置と
を有する情報処理システムにおいて、 前記情報処理装置は、前記スロット毎に固有のスロット
識別信号を発生するスロット識別信号発生手段を有し、 前記複数のアダプタの各々は、搭載された前記スロット
から受け取る前記スロット識別信号に応じて、自己に割
り付けるアダプタアドレスを発生するアドレス割付手段
と、自己のナダプタ種を示すアダプタ識別信号を発生す
るアダプタ識別信号発生手段と、前記情報処理装置から
の前記アダプタ識別信号応答の要求に応じて、該要求で
指定されたアドレスが前記アドレス割付手段が発生する
アダプタアドレスに対応する場合に、前記情報処理装置
に前記アダプタ識別信号を応答する手段と、該アダプタ
のアダプタ種に依存して定まる前記アドレス情報を記憶
するアダプタ情報記憶手段とを有し、 前記アダプタが有する前記アドレス割付手段は、搭載さ
れた前記スロットから受け取る前記スロット識別信号及
び該アダプタが備えるアダプタ情報記憶手段に記憶され
たアドレス情報に基づいて前記アダプタアドレスを発生
すること、 を特徴とする情報処理システム。 - 【請求項３】複数種のアダプタと、複数のアダプタの各
々が搭載されるスロットを複数個備える情報処理装置と
を有する情報処理システムにおいて、 搭載された前記スロットから受け取るスロット識別信号
に応じて、自己に割り付けるアダプタアドレスを発生す
るアドレス割付手段と、自己のアダプタ種を示すアダプ
タ識別信号を発生するアダプタ識別信号発生手段と、前
記情報処理装置からの前記アダプタ識別信号応答の要求
に応じて、該要求で指定されたアドレスが前記アドレス
割付手段が発生するアダプタアドレスに対応する場合
に、前記情報処理装置に前記アダプタ識別信号を応答す
る手段と、該アダプタのアダプタ種に依存して定まる前
記アドレス情報を記憶するアダプタ情報記憶手段とを有
し、 前記アダプタが有する前記アドレス割付手段は、搭載さ
れた前記スロットから受け取る前記スロット識別信号及
び該アダプタが備えるアダプタ情報記憶手段に記憶され
ているアドレス情報に基づいて前記アダプタアドレスを
発生すること、 を特徴とするアダプタ。 - 【請求項４】複数種のアダプタと、複数のアダプタの各
々が搭載されるスロットを複数個備える情報処理装置と
を有する情報処理システムにおいて、 前記スロット毎に固有のスロット識別信号を発生するス
ロット識別信号発生手段と、前記スロットに搭載された
前記アダプタに前記スロット識別信号を伝達する接続手
段と、前記スロットに前記情報処理装置のアドレス空間
内のアドレス範囲を該スロットの前記スロット識別信号
に応じて該スロットに搭載される前記アダプタのアダプ
タ種毎に割り付け、システム構成確認時、前記スロット
に割り付けた前記アドレス範囲内の前記アダプタのアダ
プタ種毎に割り付けたアドレスを用いて各スロットを順
次アクセスし、該スロットに搭載された前記アダプタに
該アダプタを識別するアダプタ識別信号を応答させるプ
ロセッサ手段とを有すること、 を特徴とする情報処理装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63288336A JP2644554B2 (ja) | 1988-11-15 | 1988-11-15 | 情報処理システム |
| KR1019890016531A KR920010580B1 (ko) | 1988-11-15 | 1989-11-15 | 정보처리시스템 및 시스템구성 확인방법 |
| DE3938018A DE3938018C3 (de) | 1988-11-15 | 1989-11-15 | Informationsverarbeitungssystem und Verfahren zur Bestimmung von dessen Konfiguration |
| KR1019920012480A KR920010552B1 (ko) | 1988-11-15 | 1992-07-14 | 정보처리시스템의 어댑터 및 어댑터의 어드레스할당방법 |
| US08/266,863 US5581787A (en) | 1988-11-15 | 1994-07-05 | Processing system and method for allocating address space among adapters using slot ID and address information unique to the adapter's group |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63288336A JP2644554B2 (ja) | 1988-11-15 | 1988-11-15 | 情報処理システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02133852A JPH02133852A (ja) | 1990-05-23 |
| JP2644554B2 true JP2644554B2 (ja) | 1997-08-25 |
Family
ID=17728874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63288336A Expired - Fee Related JP2644554B2 (ja) | 1988-11-15 | 1988-11-15 | 情報処理システム |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5581787A (ja) |
| JP (1) | JP2644554B2 (ja) |
| KR (1) | KR920010580B1 (ja) |
| DE (1) | DE3938018C3 (ja) |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04160550A (ja) * | 1990-10-25 | 1992-06-03 | Nec Corp | パッケージ制御方式 |
| DE4037143A1 (de) * | 1990-11-22 | 1992-05-27 | Bosch Gmbh Robert | Steuerungssystem |
| DE4216242C2 (de) * | 1992-05-16 | 1997-02-13 | Leuze Electronic Gmbh & Co | Identifizierung von Sensoren / Aktuatoren in Bussystemen |
| DE4309187C1 (de) * | 1993-03-22 | 1994-06-16 | Siemens Nixdorf Inf Syst | Lüftersteuerung |
| JPH07200431A (ja) * | 1993-12-29 | 1995-08-04 | Nec Corp | 設定パラメータ自動変更システム |
| DE4407895C2 (de) * | 1994-03-10 | 1997-05-22 | Reko Electronic Gmbh | Verfahren zur Konfiguration eines Informationsdatennetzes |
| DE4421344A1 (de) * | 1994-06-17 | 1995-12-21 | Hartmut B Dr Brinkhus | Zusatzkarte für einen Computer |
| DE4422523A1 (de) * | 1994-06-28 | 1996-01-04 | Schlafhorst & Co W | Codierung von mehreren gleichgearteten Arbeitsstellen an einer Textilmaschine |
| JP2691140B2 (ja) * | 1994-09-28 | 1997-12-17 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 情報処理装置及びその制御方法 |
| JP2671852B2 (ja) * | 1995-02-22 | 1997-11-05 | 日本電気株式会社 | オプションボード識別装置 |
| JP3297249B2 (ja) * | 1995-05-26 | 2002-07-02 | 三菱電機株式会社 | 分散型リモートｉ／ｏ式制御システムの制御方法 |
| KR100356876B1 (ko) * | 1996-06-20 | 2003-03-15 | 가부시키가이샤 세가 | 게임 장치, 주변 장치 및 중계 장치 |
| US5974489A (en) * | 1996-12-18 | 1999-10-26 | Sun Micro Systems | Computer bus expansion |
| DE19857255C1 (de) | 1998-12-11 | 2000-08-03 | Hartmut B Brinkhus | Selbstkonfigurierendes modulares Elektroniksystem, insbesondere Computersystem |
| US6314482B1 (en) * | 1999-03-19 | 2001-11-06 | International Business Machines Corporation | Method and system for indexing adapters within a data processing system |
| US6330656B1 (en) * | 1999-03-31 | 2001-12-11 | International Business Machines Corporation | PCI slot control apparatus with dynamic configuration for partitioned systems |
| JP4167359B2 (ja) * | 1999-09-30 | 2008-10-15 | 株式会社東芝 | データ管理システム及びデータ管理方法 |
| US6438625B1 (en) * | 1999-10-21 | 2002-08-20 | Centigram Communications Corporation | System and method for automatically identifying slots in a backplane |
| KR100677074B1 (ko) * | 1999-11-01 | 2007-02-01 | 삼성전자주식회사 | 멀티 신호 접속장치 |
| KR100367588B1 (ko) * | 2000-01-24 | 2003-01-10 | 엘지전자 주식회사 | 디지털데이터 플레이어의 상대주소 할당 장치 및 방법 |
| US6715069B1 (en) * | 2000-04-07 | 2004-03-30 | International Business Machines Corporation | Method and apparatus for identifying a version of an electronic assembly using a unique embedded identification signature for each different version |
| JP4025000B2 (ja) * | 2000-08-30 | 2007-12-19 | 株式会社リコー | 遠隔管理システムおよび遠隔管理方法とそれに使用する中央管理装置並びに記録媒体 |
| FR2820524B1 (fr) * | 2001-02-05 | 2003-12-12 | Valeo Climatisation | Programmation d'adresses de peripheriques, notamment pour un dispositif de climatisation de vehicule automobile |
| US7111100B2 (en) * | 2002-04-26 | 2006-09-19 | The Boeing Company | Systems and methods for assigning an address to a network device added to an existing network |
| US7356619B2 (en) * | 2002-05-09 | 2008-04-08 | International Business Machines Corporation | Method and apparatus for dynamic management of input/output subsystem addressing |
| EP1414217B1 (en) * | 2002-10-24 | 2006-01-11 | Sun Microsystems, Inc. | System and method for DHCP client-ID generation |
| US6910083B2 (en) * | 2003-06-26 | 2005-06-21 | Promise Technology, Inc. | Method for detecting channels of a host to which hard disk controllers belong |
| US7200687B2 (en) * | 2003-09-25 | 2007-04-03 | International Business Machines Coporation | Location-based non-uniform allocation of memory resources in memory mapped input/output fabric |
| TWI281805B (en) * | 2004-05-18 | 2007-05-21 | Quanta Comp Inc | System for automatically distributing communication port address |
| JP4732823B2 (ja) | 2005-07-26 | 2011-07-27 | 株式会社日立産機システム | モジュール間通信装置 |
| US8762592B2 (en) * | 2006-08-30 | 2014-06-24 | Dell Products L.P. | System and method for automatic module selection |
| DE102009002867A1 (de) * | 2009-05-06 | 2010-11-18 | Robert Bosch Gmbh | Sensor-System, Fahrerassistenzsystem sowie Verfahren zum Betreiben eines Sensor-Systems |
| US10860521B2 (en) * | 2016-12-30 | 2020-12-08 | Intel Corporation | Positionally aware communication with multiple storage devices over a multi-wire serial bus |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AT355354B (de) * | 1978-08-29 | 1980-02-25 | Schrack Elektrizitaets Ag E | Schaltungsanordnung mit einer zentraleinheit, an die mehrere peripheriegeraete angeschlossen sind |
| US4368514A (en) * | 1980-04-25 | 1983-01-11 | Timeplex, Inc. | Multi-processor system |
| US4373181A (en) * | 1980-07-30 | 1983-02-08 | Chisholm Douglas R | Dynamic device address assignment mechanism for a data processing system |
| US4413319A (en) * | 1981-03-09 | 1983-11-01 | Allen-Bradley Company | Programmable controller for executing block transfer with remote I/O interface racks |
| US4556953A (en) * | 1982-02-24 | 1985-12-03 | Caprio A Ronald | Interchangeable interface circuitry arrangements for use with a data processing system |
| DE3272517D1 (en) * | 1982-03-24 | 1986-09-18 | Ibm | Method and device for the exchange of information between terminals and a central control unit |
| DE3347357A1 (de) * | 1983-12-28 | 1985-07-11 | Siemens AG, 1000 Berlin und 8000 München | Einrichtung zum vergeben von adressen an steckbare baugruppen |
| JPS6126158A (ja) * | 1984-07-16 | 1986-02-05 | Nec Corp | 情報伝送装置 |
| US4675813A (en) * | 1985-01-03 | 1987-06-23 | Northern Telecom Limited | Program assignable I/O addresses for a computer |
| JPS61220054A (ja) * | 1985-03-27 | 1986-09-30 | Hitachi Ltd | 情報処理システムの構成確認方式 |
| JPS61273679A (ja) * | 1985-05-30 | 1986-12-03 | Toshiba Corp | システム情報収集方式 |
| JPS62245461A (ja) * | 1986-04-18 | 1987-10-26 | Fanuc Ltd | ボ−ドスロツト番号の割当方法 |
| JPS6375850A (ja) * | 1986-09-18 | 1988-04-06 | Sekisui Chem Co Ltd | カ−ドの属性確認システム |
| US4905182A (en) * | 1987-03-13 | 1990-02-27 | Apple Computer, Inc. | Self-configuring memory management system with on card circuitry for non-contentious allocation of reserved memory space among expansion cards |
| US5038320A (en) * | 1987-03-13 | 1991-08-06 | International Business Machines Corp. | Computer system with automatic initialization of pluggable option cards |
| US4931923A (en) * | 1987-03-13 | 1990-06-05 | Apple Computer, Inc. | Computer system for automatically reconfigurating memory space to avoid overlaps of memory reserved for expansion slots |
| US4964038A (en) * | 1987-10-28 | 1990-10-16 | International Business Machines Corp. | Data processing system having automatic address allocation arrangements for addressing interface cards |
| US4993019A (en) * | 1989-12-15 | 1991-02-12 | Alcatel Na | Line unit interface circuit |
-
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