JPS6243277B2 - - Google Patents

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JPS6243277B2
JPS6243277B2 JP54035712A JP3571279A JPS6243277B2 JP S6243277 B2 JPS6243277 B2 JP S6243277B2 JP 54035712 A JP54035712 A JP 54035712A JP 3571279 A JP3571279 A JP 3571279A JP S6243277 B2 JPS6243277 B2 JP S6243277B2
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JP
Japan
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signal
power supply
memory
circuit
memory device
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JP54035712A
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Kiisu Roofuaa Donarudo
Piason Waado Uiriamu
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NCR Voyix Corp
Original Assignee
NCR Corp
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Publication date
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Publication of JPS6243277B2 publication Critical patent/JPS6243277B2/ja
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
    • G06F13/4243—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with synchronous protocol
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
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  • General Physics & Mathematics (AREA)
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Description

【発明の詳細な説明】 この発明はメモリー装置の外部ピン又は外部端
子の数を最少にする回路に関し、特に詳しくは外
部の電源及び接地ピンの作用を他のピン又は端子
の作用に併合させたメモリー装置に関する。
コンピユータのメモリーに設けられ、一定領域
内に装着し得るメモリー装置の数を増加すること
を目的として、ピンの数を減少するようにした方
式は係属中の米国特許出願第812290号（特願昭53
−76599号）「Ａ Minimum Pin Memory
Device」及びともに出願中の米国特許出願第
895328号（特願昭54−500640号「Memory
Device Having Ａ Reduced Number of
Pins」にも記述されており、両出願ともこの出願
の譲受人と同一人に譲渡されたものである。
前述の出願第812290号では、ピン数の減少はそ
れぞれのピンを通して送受信する信号の持つ作用
を併合することによつて達成された。すなわち、
第１の端子はクロツク及びメモリー選択の両作用
を提供し、第２の端子は２方向性であり、メモリ
ー・モードの選択作用とアドレス及びデータの入
出力作用とを提供する。
ピン数の減少は前述の第２の米国特許願第
895328号にも記載されている。その出願では、メ
モリー装置になる回路が設けられ、２本の外部ピ
ンに供給された信号を受信する。その回路のしき
い値検出器は信号の電圧値の差異を検出し、その
差異が所定の値に達したときにそのメモリー装置
内の内部電源の電圧及び接地端子に対して信号が
供給されるようにした。従つて、メモリー装置の
外部電源及び接地端子の必要性はなくなつた。
一方、この発明は、他の方法、すなわち、メモ
リー装置の外部電源及び接地端子を、他の作用を
行わせる外部端子に併合し、同一ピン又は端子を
使用して電源電圧と作用信号とを供給するように
したことにより、外部接続端子を最少に減少する
方法を提供するものである。
この発明によるメモリー装置はクロツク、メモ
リー選択、モード選択、アドレス、データ入力及
び（又は）データ出力等を併合形式で供給する２
本の外部ピンを有する。１本のピンに対する信号
は周期的に動作電圧値となり、他方のそのピンに
対する信号は周期的に接地レベルとなる。整流回
路のような信号処理装置が２本の外部ピンに接続
され、メモリー装置内の内部電源端子に比較的一
定の電圧信号及び接地レベル信号を供給する。
ここに開示する実施例では、外部ピンの１本は
メモリー装置のメモリー選択信号と同期信号との
両信号を供給する符号化クロツク信号を受信す
る。もう一方の外部ピンはメモリーのモード選
択、アドレス、データ入力、及びデータ出力等を
表わす信号を受信する。カウンタ回路装置が設け
られ、前述の第１（最初）の外部ピンに受信した
クロツク信号の周期またはパルスのカウントを行
い、所定数のパルスを受信したときに、第１の外
部ピンを内部電源の電源端子に接続し、接地また
は基準電圧レベルにある第２の外部端子を内部電
源の接地または基準端子に接続するスイツチ装置
を作動するようにした。
従つて、この発明によるメモリー装置はわずか
２本の外部ピンを持つ装置とすることができ、そ
のうちの１本のピンは同期、メモリー選択、及び
電源の各作用を提供する信号を受信し、第２の外
部ピンはメモリー・モード選択、アドレス、デー
タ入力、データ出力、及び接地の各作用を提供す
る信号を受信するようにした。
従つて、この発明の目的は外部ピン若しくは外
部端子の数が最も少くするため、専用の外部電圧
端子及び接地端子を持たないメモリー装置を提供
することである。
更にこの発明の目的はクロツク信号を使用して
メモリー装置に対する電圧信号を供給し、他の機
能を持つ第２の信号を使用して接地を供給するこ
とである。
更にこの発明の目的はわずか２本の外部ピンを
使用して電源電圧及び接地電位、メモリー装置選
択、メモリー・モード選択、メモリー・アドレス
及びデータ入出力の各作用を供給するようにした
メモリー装置を提供することである。
次に、この発明をその実施例に従い添付図面と
ともに詳細に説明する。
第１図において、モノリシツク集積回路の形式
のメモリー装置１０はC0，F0とラベルされた２
本の外部ピン若しくは外部端子を持つ。すなわ
ち、そのメモリー装置１０には電荷結合素子
（CCD）のようなメモリー要素４０と、メモリー
装置１０及びそのメモリー要素４０に対する必要
な外部入出力のすべてを供給するピンC0，F0と
が含まれている。
第２Ａ図、第２Ｂ図にはメモリー装置１０がブ
ロツク図の形式で例示してある。C0ピンは電界
効果トランジスタ１２と結合コンデンサ１４を介
してクロツク発生回路１６とデコーダ回路１８へ
選択的に接続され、電界効果トランジスタ２４と
ダイオード２６によつて内部電源２０の電圧入力
端子Ｖにも選択的に接続される。F0ピンは電界
効果トランジスタ３０を通して内部電源２０の接
地入力端子GNDに選択的に接続され、又電界効
果トランジスタ３２、結合コンデンサ３４を介し
てナンド・ゲート６０の出力及び該メモリー装置
内の種々のデータ受信成分の入力へ、特にＤ型フ
リツプ・フロツプ３６のＤ入力、アドレス・シフ
ト・レジスタ３８のＤ入力、前述したような
CCDもしくは他の型のメモリー要素から成るメ
モリー要素４０のデータ入力端子等に対して選択
的に接続される。コンデンサ４２は内部電源２０
の電源端子Ｖと接地端子GNDそれぞれの両リー
ド線に跨がつて接続され、所定の期間、内部電源
２０に対する電圧を維持するように作用する。
トランジスタ１２，２４，３０，３２は初期設
定回路５０、及びカウンタ回路５２を含む回路に
よつて周期的に作動される。初期設定回路５０は
C0端子に接続されている入力を持ち、その出力
はカウンタ回路５２のリセツト入力へ接続され
る。カウンタ回路５２の他方の入力ＤはC0端子
へ直接接続される。
初期設定回路５０は該メモリー装置の動作開始
の際に、ピンC0に幅の広いクロツク・パルスを
受信することにより、カウンタ５２のリセツト入
力へ信号を送出する。そしてカウンタ５２はC0
端子のクロツク・パルスのカウントを開始する。
一方、内部電源２０の電圧端子Ｖと接地端子
GNDとの間には初期電圧が発生する。
パルス幅の変化を感知する回路は公知のもので
あり、一般に遅延回路とフリツプ・フロツプとで
構成することもできる。そのような回路は前述の
デコーダ回路１８にも使用することができる。
又、後程明らかにする理由から、初期設定回路５
０はデコーダ回路１８で感知されるパルス幅の変
化より広いパルス幅の変化のみを感知するように
しなけらばならない。デコーダ回路１８及び初期
設定回路５０に使用することができる型の回路の
例は前述の米国特許出願第812290号に記載してあ
る。
カウンタ回路５２も当業者間に公知の回路であ
り、リセツト入力に信号を受信することによりリ
セツトされ、又は初期設定される。そしてそのＤ
入力に受信した正パルスをカウントする。カウン
タ５２はそのＤ入力に受信した所定数のパルスを
カウントするたびごとにその出力にエネーブル信
号を発生し、又リセツト入力に信号を受信して初
期設定されたときにも発生する。
カウンタ回路５２の出力は電界効果トランジス
タ２４，３０のゲートＧ及びインバータ５６の入
力にも接続される。インバータ５６の出力は電界
効果トランジスタ１２，３２のゲートＧに接続さ
れる。
内部電源２０は必要な動作電圧V0〜Ｖo及び接
地信号GNDを、初期設定回路５０、カウンタ回
路５２、及びインバータ５６等を含むメモリー装
置１０内の種々のアクテイブ回路成分に供給す
る。
第２Ａ図、第２Ｂ図のメモリー装置の点線７０
で囲まれた部分は本来前述の米国特許願第812290
号に表わされ、説明されている回路構成である。
従つて、点線７０内の回路の動作及び個々の成分
の詳細な説明に関してはその米国出願を参照する
とよい。しかし、注意するべきことは点線７０内
の回路は４つの信号、クロツク、電源、接地及び
作用信号等を受信する入力を持ち、このメモリー
装置１０ではこれら４信号は２本のピンC0，F0
に供給された信号から引き出される。
後程詳細に説明するように、C0ピンとF0ピン
に供給された信号は点線７０の外に設けられてい
る回路によつて処理または整流され、点線７０の
回路に電源信号及び接地信号として供給される。
更に、クロツク信号はC0ピンからクロツク発生
器１６及びデコーダ回路１８へ送られる。作用信
号はF0ピンからフリツプ・フロツプ３６、アド
レス・シフト・レジスタ３８及びメモリー要素４
０へ供給される。
ここで注意すべきことは、クロツク発生器１６
及びデコーダ回路１８へ送られるクロツク信号
“クロツク”はクロツク及び同期信号のほか、メ
モリー選択信号などを併合して符号化した作用信
号である。F0端子に供給され、フリツプフロツ
プ３６、アドレス・シフトレジスタ３８及びメモ
リー要素４０へ送られる作用信号もクロツク信号
とともにモード選択、メモリー・アドレス、デー
タ入力及びデータ出力の各作用を供給するよう適
当な符号化方式で併合された作用信号である。
第３Ａ図及び第３Ｂ図を参照しながら動作方法
を説明する。同図はピンC0とピンF0に供給され
た信号を表わす波形を表示するものである。まず
第３Ａ図を見ると、そこに描かれている波形は再
循環モードを表わす。すなわち、メモリー装置１
０はデータの受信又は供給のために選択されてお
らず、メモリー要素４０内のデータが使用待状態
のときのように再循環している状態を例示してい
る。この状態では、適当にデータ再循環を行うた
め、ほぼ周期的且つ一様な間隔のクロツク・パル
スがC0ピンに送信され、そこからφ０乃至φoと
指定したクロツク信号をメモリー要素４０へ供給
するクロツク発生回路１６と、クロツク信号を要
求するメモリー装置１０内の他の構成成分とに送
られる。
ここで注意を要することは、最初、メモリー装
置１０を使用するときは、第３Ａ図の左側に表わ
すパルスのような長い“初期設定”パルスをまず
ピンC0に送信しなければならないということで
ある。この初期設定期間中、初期設定回路５０が
信号を発生し、それをカウンタ５２が受信する
と、カウンタ５２はエネーブル信号を発生してト
ランジスタ２４，３０を作動する。そこで、ピン
C0の正電圧とピンF0の接地信号とがコンデンサ
４２に供給され、その電圧が電源２０の入力端子
に印加される。この初期設定期間は、後述するよ
う、初期設定後、再びＶ及びGND端子に電圧が
供給される（周期的に）まで、電源２０のＶ及び
接地両端子間にほぼ一定の電圧が入力されるほ
ど、コンデンサ４２を十分充電しうる程度の十分
長い期間が必要である。初期設定後、２つ目以後
のパルスのパルス幅は、コンデンサ４２がまだ完
全に放電されていないので、短い期間でも十分所
定の値までに再充電することができる。
初期設定パルスの受信及び初期設定回路の出力
に発生した信号はメモリー装置１０のカウンタ５
２のリセツトをも行う。初期設定後カウンタ５２
はC0ピンに受信した信号の正パルスをカウンタ
し、所定数のパルスを受信した後に、その出力か
らエネーブル信号を発生し、トランジスタ２４，
３０を導通する。トランジスタ２４，３０が導通
している期間中（一般に「電源サイクル」として
第３Ａ図及び第３Ｂ図に見ることができる）、C0
の正パルスは内部電源２０のＶ端子に供給され、
接地電位にあるF0端子の信号は内部電源２０の
接地端子に供給される。最初の電源サイクルの
後、カウンタ回路５２は再びC0に受信したパル
スをカウントし、適当数を受信した後にトランジ
スタ２４，３０を再び導通させる。電源端子Ｖに
対する正パルスと接地端子GNDに対する接地信
号とは周期的に送信されるため、コンデンサ４２
は両端子間の電圧をほぼ一定に維持することがで
きる。第３Ａ図及び第３Ｂ図に例示した波形で
は、電源サイクルはピンC0は３パルスを受信す
るごと発生するように表わしてあるが、実際は、
電源サイクルの周期は電源の入力端子間に希望す
る電圧の入力を維持しうるに必要なものによつて
定めることができる。
電源サイクル以外のときは、インバータ５６は
トランジスタ１２，３３を導通し、C0ピンに受
信したパルスはコンデンサ１４を介してクロツク
発生器１６及びデコード回路１８に供給される。
F0ピンに供給された信号はコンデンサ３４を介
してフリツプ・フロツプ３６、アドレス・シフ
ト・レジスタ３８及びメモリー要素４０に供給さ
れる。しかし、メモリー装置は再循環モード中で
あるため、F0ピンの信号レベルは斜線で表わさ
れているように、「無関係」状態にある。
ついでながら、結合コンデンサ１４，３４は
C0及びF0ピンに供給され、メモリー装置１０の
各回路成分に送信されるかもしれない直流電圧成
分を除去するために設けられる。これらコンデン
サは、内部電源の接地端子GNDは接地信号を周
期的にのみ受信し、内部電源２０の出力に供給さ
れる接地信号は、入力の接地信号が電源２０の接
地入力端子GNDに供給されていないときには
「真の接地」から浮かす（導通していない）よう
にするために必要である。
第３Ｂ図は再循環モードの後にメモリー装置１
０及びそのメモリー要素４０がデータの読出しま
たは書込みのために選択されたときの状態を例示
する。メモリー要素４０はC0ピンに供給される
正クロツク・パルスの幅を狭くすることによつて
選択される。データは再循環モード中にシフトさ
れる周波数よりも相当高い周波数で書込または読
出しされるから、第３Ｂ図の正クロツク・パルス
の周波数も増加する。第３Ｂ図のクロツク周波数
は第３Ａ図のクロツク周波数の約２倍に増加して
描かれているが、書込または読出モードの周波数
は更に再循環モードの周波数より高い倍数であつ
て良いということに注意すべきである。ここに例
示してあるメモリー装置では、F0ピンに対する
外部データ・ラインは他のメモリー装置に対する
外部データ・ラインと共通であるものと思われる
から、データ・パルスは再循環モード中でもF0
ピンに供給されるであろう。その際、そのデー
タ・パルスは言うまでもなく書込及び読出モード
におけるクロツク周波数と同一周波数を有する。
再循環モードの各電源サイクルにおける正クロツ
ク・パルスはF0ピンが接地電位にあるときに発
生するということを保証するために、書込または
読出モードの各電源サイクルを定めるに際し、第
３Ｂ図のクロツク周波数は第３Ａ図のクロツク周
波数の倍数であることが好ましい。しかし、F0
ピンに対する外部データ・ラインが他のメモリー
装置のそれと共通でない場合、第３Ａ図と第３Ｂ
図の各クロツク周波数は互いに独立でよい。
デコーダ回路１８は初期設定で発生するパルス
幅の大きなクロツク・パルスに対してではなく、
メモリー選択用のパルス幅を有するクロツク・パ
ルスに対してのみ感知し得るものであるというこ
とに注目すべきである。それは、例えば、前述し
たようなフリツプ・フロツプと遅延回路を持つパ
ルス幅感知回路を使用した場合、初期設定回路５
０の遅延回路の遅延時間をデコーダ回路１８によ
る遅延時間より長くするようにすればよい。
第３Ｂにおいて、「メモリー及びモード選択」
を指定している期間中は狭くされたC0ピンに対
する正クロツク・パルスはデコーダ回路１８に入
力され、そこでパルス幅の変化が感知され、メモ
リー要素４０、ナンド・ゲート６０の１入力、フ
リツプ・フロツプ３６のCK ENB端子、アドレ
ス・シフト・レジスタ３８のCK ENB1端子、シ
フト・レジスタまたはカウンタ６２のＤ及びセツ
ト入力にそれぞれメモリー選択（MS）信号（論
理レベル「１」）を供給する。
「メモリー及びモード選択」期間中、F0ピン
はメモリー・モードの選択を表わすため、すなわ
ちメモリー要素４０が読出のために選ばれる
（「０」論理レベルの場合）か、書込のために選ば
れる（「１」論理レベルの場合）かを表わすため
に、「０」論理レベルか「１」論理レベルのどち
らかにセツトされる。「メモリー及びモード選
択」期間中のF0ピンに対するモード選択信号は
フリツプ・フロツプ３６のＤ入力に供給されると
ともに、デコーダ回路１８からメモリー選択
（MS）信号を発生させ、それを該フリツプ・フロ
ツプ３６のCK ENB（クロツク・エネーブル）
端子に供給させる。モード選択信号（「０」また
は「１」レベルのどちらか）はクロツク・パルス
がCK（クロツク）端子に受信されたときに、フ
リツプ・フロツプ３６にラツチされその出力に
現われる。
MS信号がシフト・レジスタ６２のセツト端子
及びＤ入力にも供給され、F0ピンに直列に受信
したメモリー要素４０の選ぶべきアドレス位置を
表わすビツトA0乃至Ａo（第３Ｂ図）の数の方に
カウントし始める。シフト・レジスタ６２によつ
て所定数のビツトがカウントされたときに、シフ
ト・レジスタ６２のＱo出力からエネーブル信号
（論理レベル「０」）がアドレス・シフト・レジス
タ３８のCK ENB2端子とオア・ゲート６４の１
入力とに供給される。そのとき、オア・ゲート６
４はフリツプ・フロツプ３６の出力からメモリ
ー要素４０の読出／書込（Ｒ／Ｗ）モード入力に
対してモード選択信号を送信し、アドレス・シフ
ト・レジスタ３８のＤ入力に受信した適切なアド
レス・データ・ビツト（A0〜Ａo）をメモリー要
素４０のアドレス入力０〜Ｎに供給する。
F0ピンのデータ・ビツト（D0〜Ｄo）メモリー
要素に書込む場合、そのデータはメモリー要素４
０のデータ入力端子に直列方式で供給される。デ
ータがメモリー要素から読出される場合、アドレ
ス入力０〜Ｎで指定されたメモリー要素４０のア
ドレスに記憶されているデータ・ビツト（D0〜
Ｄo）はメモリー要素４０のデータ出力端子に直
列方式で供給され、ナンド・ゲート６０を介して
ピンF0に送出される。
以上、点線７０内の各回路成分の動作を説明し
たが、前述したように、より詳細な説明は前述の
米国特許願第812290号を参照するとよい。
以上説明したところから、メモリー要素を含む
集積回路形式のメモリー装置は、２本の外部ピン
又は端子のみを持つように作ることができるとい
うことがわかつた。２本の外部ピンに供給される
信号は符号化され、同期、メモリー選択、モード
選択、メモリー・アドレス、データ入力及びデー
タ出力の各作用を提出し、そしてそれら信号は整
流されて集積回路構造内の内部電源に必要な電源
及び接地信号を供給する。勿論、前述したもの以
外の信号符号化方式も、その信号が整流されて電
源及び接地信号を供給するに十分な電圧差を発生
することができるものであれば、メモリー選択、
モード選択、メモリー・アドレス・データ入力及
びデータ出力等の各作用を供給するために使用す
ることができることは容易に理解し得るところで
ある。
以上、この発明の特定の実施例を詳細に説明し
たが、この発明の範囲から離れることなく種々変
更して実施し得ることは当然であり、すべてこの
発明の所期の効果を十分発揮し得るものである。
【図面の簡単な説明】
第１図はこの発明に従つて作られた集積回路構
造の形のメモリー装置の斜視図、第２Ａ図、第２
Ｂ図は結合されて第１図のメモリー装置の回路を
構成するブロツク図、第３Ａ図、第３Ｂ図は第２
Ａ図と第２Ｂ図の回路の動作を例示する波形図で
ある。 １０……メモリー装置、１２，２４，３０，３
２……トランジスタ、１４，３４，４２……コン
デンサ、１６……クロツク発生回路、１８……デ
コーダ回路、２０……内部電源、３６……Ｄ型フ
リツプ・フロツプ、３８……アドレス・シフト・
レジスタ、４０……メモリー要素、５０……初期
設定回路、５２……カウンタ、５６……インバー
タ、６０……ナンド・ゲート、６２……カウン
タ、６４……オア・ゲート。

Claims (1)

  1. 【特許請求の範囲】 １ 電源信号及び接地電位信号を必要とするメモ
    リー装置であつて、 メモリー要素と、 電源作用及び他の作用を供給する第１の信号
    と、接地電位作用及び更に他の作用を供給する第
    ２の信号とを夫々受信し供給する２本の外部端子
    と、 前記第１及び第２の信号を受信し処理して前記
    電源信号及び前記接地電位信号を供給するように
    した信号処理装置とを含むことを特徴とするメモ
    リー装置。 ２ 電源信号及び接地電位信号を必要とするメモ
    リー装置において、 電源作用及び他の作用を供給する第１の信号
    と、接地電位作用及び更に他の作用を供給する第
    ２の信号とを夫々供給する２本の外部ピンと、 前記２本の外部ピンを通して受信した前記第１
    及び第２の信号を整流して前記電源信号及び前記
    接地電位信号を供給する整流手段とを含むことを
    特徴とするメモリー装置。
JP3571279A 1978-04-11 1979-03-28 System for reducing number of pins in memory device Granted JPS54134935A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US05/895,329 US4148099A (en) 1978-04-11 1978-04-11 Memory device having a minimum number of pins

Publications (2)

Publication Number Publication Date
JPS54134935A JPS54134935A (en) 1979-10-19
JPS6243277B2 true JPS6243277B2 (ja) 1987-09-12

Family

ID=25404345

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3571279A Granted JPS54134935A (en) 1978-04-11 1979-03-28 System for reducing number of pins in memory device

Country Status (6)

Country Link
US (1) US4148099A (ja)
EP (1) EP0015940A1 (ja)
JP (1) JPS54134935A (ja)
DE (1) DE2857457C2 (ja)
GB (1) GB2037520B (ja)
WO (1) WO1979000912A1 (ja)

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