JP3933217B2 - 電圧供給回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、たとえば、半導体記憶装置などに適用される電圧供給回路に関するものである。
【０００２】
【従来の技術】
近年、ＤＲＡＭの大容量化、高速化と低消費電力化が進み、画像処理に利用されるケースが増えて来ている。
図６はＤＲＡＭによって構成されたフィルードメモリ８０の概念を示す図である。フィルードメモリはテレビジョン信号等の画像信号を１フィルード／１フレーム単位で蓄積したり、遅延させたりするための画像信号処理用メモリである。
【０００３】
図６に示すように、Ｎ番目のフィルード／フレームの画像信号がフィルードメモリ８０に蓄積され、一定の遅延時間後出力される。このようなフィルードメモリ８０には高速なサンプリング周波数に対応するサイクルおよびアクセス時間が要求され、また、画像データのリアルタイム処理が可能な非同期リード／ライトが必要であり、さらに画像データを複数個蓄積するための大容量が求められている。
【０００４】
図７はフィルードメモリ８０の構成を示す図である。
図７において、６０はメモリアレイ、６１は書き込み（ライト）用アドレスポインタ、６２はライト用データレジスタ、６３は読み出し（リード）用アドレスポインタ、６４はリード用データレジスタ、６５はライト／リード／リフレッシュ制御回路、６６はリフレッシュタイマをそれぞれ示している。
【０００５】
一般的に、膨大な量の画像データを記憶するためにメモリアレイ６０は高集積度のＤＲＡＭによって構成されている。また、データの入出力部には高速なサンプリング周波数に追従し、非同期リード／ライト動作が可能なように、入力部と出力部とが分離され、それぞれにデータレジスタが設けられている。
さらに、自動的に行アドレスを発生してリフレッシュを行うリフレッシュ動作およびライト／リード動作を制御するためのライト／リード／リフレッシュ制御回路６５が設けられている。また、リフレッシュのタイミングを制御するためのリフレッシュタイマも設けられている。
【０００６】
なお、図７に示すフィルードメモリ８０の基本動作としては、ライト系およびリード系がそれぞれ独立したクロック信号、イネーブル信号により制御され、ライト用データレジスタ６２およびリード用データレジスタ６３とメモリアレイ６０との間のデータの転送が、内部で自動制御されている。
【０００７】
フィルードメモリ８０には、メモリアレイ６０のワード線、周辺回路のアウトプットドライバ（出力系駆動回路）などのゲート電圧昇圧用高電圧ＶＰＰを発生するために、ＶＰＰ電圧供給回路が設けられている。
図８はＶＰＰ電圧供給回路５０ａの構成を示すブロック図である。
図８において、１０はＶＰＰレベルセンサ、１１はＶＰＰ制御回路、１２はＶＰＰスタンバイポンプ、１３はＶＰＰハイパワーポンプ、１４はＡＴＤ（Address Transition Detection）ポンプ、１５はＤＦＴ(Design Ｆor Test)ポンプ、１６はＶＰＰクランパ／リミッタ(Clamper/Limiter) 、１００はＶＰＰ電圧出力端子をそれぞれ示している。
【０００８】
図８に示すように、ＶＰＰレベルセンサ１０はＶＰＰ電圧出力端子１００からフィードバックされたＶＰＰ電圧を受け、ＶＰＰ電圧のレベルに応じてＶＰＰ制御回路１１に制御信号ＶＰＣを出力する。
ＶＰＰ制御回路１１はＶＰＰレベルセンサ１０からの制御信号ＶＰＣおよび外部回路からのＶＰＰ制御信号を受け、これらの信号に応じてＶＰＰスタンバイポンプ１２、ＶＰＰハイパワーポンプ１３、ＡＴＤポンプ１４、ＤＦＴポンプ１５およびＶＰＰクランパ／リミッタ１６にそれぞれオン／オフ制御信号を出力する。
【０００９】
たとえば、スタンバイ時に、ＶＰＰ制御回路１１がスタンバイポンプ１２にアクティブなオン／オフ制御信号を出力し、スタンバイポンプ１２にＶＰＰ電圧を発生させる。そして、スタンバイポンプ１２によって発生されたＶＰＰ電圧がＶＰＰ電圧出力端子１００に出力される。
【００１０】
メモリアレイがアクティブ時に、ＶＰＰ制御回路１１がハイパワーポンプ１３にアクティブなオン／オフ制御信号を出力し、ＶＰＰハイパワーポンプ１３を動作させ、ＶＰＰ電圧を発生させ、ＶＰＰ電圧出力端子１００に出力する。
【００１１】
また、メモリのページモード時に、ＶＰＰ制御回路１１がＡＴＤポンプ１４にアクティブなオン／オフ制御信号を出力し、ＡＴＤポンプ１４を動作させ、ＶＰＰ電圧を発生させる。
【００１２】
テストモード時に、ＶＰＰ制御回路１１がＤＦＴポンプ１５にアクティブなオン／オフ制御信号を出力し、ＤＦＴポンプ１５を動作させ、ＶＰＰ電圧を発生させる。
【００１３】
さらに、ＶＰＰ電圧出力端子１００に出力されたＶＰＰ電圧が所定の電圧値を越えた場合、ＶＰＰ制御回路１１がＶＰＰクランパ／リミッタ１６にアクティブな制御信号を出力し、ＶＰＰクランパ／リミッタ１６が動作し、ＶＰＰ電圧出力端子１００に出力されたＶＰＰ電圧が所定の範囲内に制御される。また、テストモードなどのときに、ＶＰＰクランパ／リミッタ１６によって、ＶＰＰ電圧は電源電圧にクランプされる。
【００１４】
このように、ＶＰＰレベルセンサ１０によってＶＰＰ電圧出力端子１００に出力されたＶＰＰ電圧が常に検出され、ＶＰＰ電圧が低くなったとき、ＶＰＰ電圧供給回路５０ａのポンピング動作を強めるための制御信号ＶＰＣがＶＰＰ制御回路１１に出力される。
【００１５】
【発明が解決しようとする課題】
ところで、上述した従来のＶＰＰ電圧供給回路５０ａにおいては、アウトプットドライバ用のポンプ回路として、ＡＴＤポンプ１４が設けられている。ＡＴＤポンプ１４はページモード、ＳＣＤ(Static Column Decoder) モード時にアドレス変化検出信号を受け動作する。この場合、アドレスの変化に対して、データも変化することが前提となっているが、実際の場合、アドレスが変化する場合、データが変化するかしないかが分からない。同じデータが長く連続する場合も考えられる。
同じデータが続いた場合、アウトプットドライバは動作しないので、ＶＰＰ電圧供給回路がポンプする必要がない。したがって、ＡＴＤポンプ１４における制御方法では無駄な電力を消費してしまうという問題がある。
【００１６】
これを防ぐため、ＡＴＤポンプ１４を使用せずに、ＶＰＰレベルの検出のみに依存する方法もあるが、レベル検出回路は潜在的に過渡特性が良くないので、ＶＰＰ電圧の変動を低減するための平滑化コンデンサ容量を大きくしなければならず、ＩＣチップ面積を増大させてしまうという問題点がある。
【００１７】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、消費電力を低減でき、ＩＣチップ面積の増大を制限できる電圧供給回路を提供することにある。
【００１８】
【課題を解決するための手段】
上記目的を達成するため、本発明の電圧供給回路は、データ出力系にデータ出力用駆動電圧を供給する電圧供給回路であって、上記データ出力系への入力データの変化の有無を検出し、データの変化があった場合にデータ変化検出信号を出力するデータ変化検出手段と、上記データ変化検出信号を受けて、上記データ出力系へのデータ出力用駆動電圧を発生し、当該データ出力系に供給する電圧発生手段とを有する。
【００１９】
また、本発明では、上記データ変化検出手段は、各データを構成するビット毎にその変化の有無を検出して上記データ変化検出信号を出力する。
【００２０】
さらに、本発明では、上記データ変化検出手段は、データを構成するビット中の変化したデータビットの数に対応した内容の上記データ変化検出信号を出力し、上記電圧発生手段は、上記データ変化検出信号の内容に対応したレベルの電圧を発生する。
【００２１】
本発明によれば、電圧供給回路には、データの変化の有無を検出するデータ変化検出手段が設けられ、当該データ変化検出手段によってデータ出力系に入力されたデータの変化があったとき、それに応じたデータ変化検出信号が生成され、出力される。
【００２２】
そして、電圧発生手段においては、データ変化検出信号に応じて電圧が発生され、データ出力系の駆動回路に供給される。その結果、データ出力部では、出力データに変化があるときのみデータ出力駆動回路に電圧が供給され、それ以外のとき電圧が供給されず、データ出力部の消費電力の低減が図れる。さらに、発生された電圧のレベル変動が少ないので、平滑用コンデンサの容量を小さくて済み、ＩＣチップのサイズの増加を抑制できる。
【００２３】
また、本発明によれば、出力データの変化するビット数に応じた内容のデータ変化検出信号が生成され、当該データ変化検出信号のレベルに応じたレベルの電圧が電圧発生手段によって発生されるので、データ変化のあったビット数に応じて電荷のチャージ量が調整され、消費電力がさらに低減できる。
【００２４】
【発明の実施の形態】
第１実施形態
図１は、本発明に係る電圧供給回路の第１の実施形態を示す概念図である。
図１において、１０ａはＶＰＰレベルセンサ（ＶＰＳ）、１１ａはＶＰＰ制御回路（ＶＰＰＣＴＬ）、１２ａはＶＰＰスタンバイポンプ（ＶＰＳＰＭＰ）、１３ａはＶＰＰハイパワーポンプ（ＶＰＨＰＭＰ）、１５ａはＶＰＰ緊急時ポンプ（ＶＰＥＭＰＭＰ）、１６ａはＶＰＰクランパ／リミッタ（ＶＰＰＣＬＡＭＰ）、１０ｂはＶＰＰＯレベルセンサ（ＶＰＯＳ）、１２ｂはＶＰＰＯスタンバイポンプ（ＶＰＯＳＰＭＰ）、１６ｂはＶＰＰＯクランパ／リミッタ（ＶＰＯＣＬＡＭＰ）、１７はＶＰＰＯイネーブル制御回路、１８はＹデータ変化検出回路（ＶＰＹＤＴＤ）、１９はＣデータ変化検出回路（ＶＰＣＤＴＤ）、２０はＶＰＰＯ制御回路（ＶＰＲＯＳＣ）、２１，２２はＶＰＰＯ緊急時ポンプ（ＶＰＯＥＹＰＭＰ，ＶＰＯＥＣＰＭＰ）、２３，２４はＶＰＰＯハイパワーポンプ（ＶＰＯＨＰＭＰ−１，ＶＰＯＨＰＭＰ−２）、３０はデータ変化によるポンプ回路、５０はＶＰＰ電圧供給回路、５１はＶＰＰＯ電圧供給回路、１００はＶＰＰ電圧出力端子、１０１はＶＰＰＯ電圧出力端子をそれぞれ示している。
【００２５】
図示のように、本実施形態におけるＶＰＰ回路はＶＰＰ電圧供給回路５０とＶＰＰＯ電圧供給回路５１の二つによって構成されている。フィルードメモリの場合、内部メモリ部とリードクロック信号によって制御されたデータ出力部は、非同期動作するので、ノイズの相互干渉を防ぐため、メモリ部専用ＶＰＰ電圧とアウトプットドライバ（出力駆動回路）専用のＶＰＰＯ電圧はそれぞれＶＰＰ電圧供給回路５０およびＶＰＰＯ電圧供給回路５１によって発生される。
そしてＶＰＰＯ電圧供給回路５１の中にデータ変化に応じて昇圧電圧を得るチャージポンプ回路３０が設けられ、このチャージポンプ回路３０がデータの変化を検出し、データが変化したときのみにＶＰＰＯ電圧を発生するようにそのポンピング回路を動作させ、ＶＰＰＯ電圧を発生させてＶＰＰＯ電圧出力端子１０１に出力する。
【００２６】
図１に示すように、データ変化によるポンプ回路３０はＹデータ変化検出回路１８、Ｃデータ変化検出回路１９、ＶＰＰＯ制御回路２０およびＶＰＰＯハイパワーポンプ２３，２４によって構成されている。
Ｙデータ変化検出回路１８は画像データの中のＹデータの変化を検出し、Ｙデータの変化が検出されたとき、ＶＰＰＯ制御回路２０にＹデータ変化信号ＹＤＴＤを出力する。
Ｃデータ変化検出回路１９は画像データの中のＣデータの変化を検出し、Ｃデータの変化が検出されたとき、ＶＰＰＯ制御回路２０にＣデータ変化信号ＣＤＴＤを出力する。
ＶＰＰＯ制御回路２０はＶＰＰＯレベルセンサ１０ｂからの制御信号ＶＰＯＣおよびＹデータ変化検出回路１８からのＹデータ変化信号ＹＤＴＤとＣデータ変化検出回路１９からのＣデータ変化信号ＣＤＴＤを受け、これらの制御信号に応じてＶＰＰＯハイパワーポンプ２３，２４にポンピングを制御する発振信号ＶＰＲＯＳＣ１，ＶＰＲＯＳＣ２をそれぞれ出力する。
【００２７】
ＶＰＰＯハイパワーポンプ２３，２４はＶＰＰＯ制御回路２０からのポンピングを制御する発振信号ＶＰＲＯＳＣ１，ＶＰＲＯＳＣ２およびＶＰＰ制御回路１１ａからのオン／オフ制御信号ＶＰＨＰＥＮを受け、これらの制御信号に応じてポンピング動作を行い、ＶＰＰＯ電圧を発生し、ＶＰＰＯ電圧出力端子１０１に出力する。
【００２８】
ＶＰＰ電圧供給回路５０はＶＰＰレベルセンサ１０ａ、ＶＰＰ制御回路１１ａ、ＶＰＰスタンバイポンプ１２ａ、ＶＰＰクランパ／リミッタ１６ａ、ＶＰＰハイパワーポンプ１３ａおよびＶＰＰ緊急時ポンプ１５ａによって構成されている。
【００２９】
ＶＰＰレベルセンサ１０ａはフィードバックされたＶＰＰ電圧出力端子１００のＶＰＰ電圧を受け、ＶＰＰ電圧レベルに応じてＶＰＰ制御回路１１ａに制御信号ＶＰＣを出力する。
ＶＰＰ制御回路１１ａはＶＰＰレベルセンサ１０ａからの制御信号ＶＰＣを受け、それに応じてＶＰＰスタンバイポンプ１２ａ、ＶＰＰクランパ／リミッタ１６ａ、ＶＰＰハイパワーポンプ１３ａおよびＶＰＰ緊急時ポンプ１５ａにそれぞれオン／オフ制御信号ＶＰＳＥＮ，ＶＰＣＬＭＰ，ＶＰＨＰＥＮおよびＶＰＥＭＥＮを出力する。
【００３０】
たとえば、スタンバイ時に、ＶＰＰ制御回路１１ａはアクティブなオン／オフ制御信号ＶＰＳＥＮをＶＰＰスタンバイポンプ１２ａに出力し、メモリアクティブ時に、ＶＰＰ制御回路１１ａはアクティブなオン／オフ制御信号ＶＰＨＰＥＮをＶＰＰハイパワーポンプ１３ａに出力し、緊急時にＶＰＰ制御回路１１ａはアクティブなオン／オフ制御信号ＶＰＥＭＥＮをＶＰＰ緊急時ポンプ１５ａに出力する。
また、ＶＰＰ電圧出力端子１００に出力されたＶＰＰ電圧のレベルが所定の電圧値を越えた場合、ＶＰＰ制御回路１１ａはＶＰＰクランパ／リミッタ１６ａにアクティブなオン／オフ制御信号ＶＰＣＬＭＰを出力し、ＶＰＰクランパ／リミッタ１６ａを動作させ、ポンピング回路によって出力されたＶＰＰ電圧のレベルを所定の範囲内に制限する。
【００３１】
ＶＰＰスタンバイポンプ１２ａはＶＰＰ制御回路１１ａからアクティブなオン／オフ制御信号ＶＰＳＥＮを受けたときポンピング動作を行い、ＶＰＰ電圧を発生し、ＶＰＰ電圧出力端子１００に出力する。
ＶＰＰハイパワーポンプ１３ａはＶＰＰ制御回路１１ａからアクティブなオン／オフ制御信号ＶＰＨＰＥＮを受けたときポンピング動作を行い、ＶＰＰ電圧を発生し、ＶＰＰ電圧出力端子１００に出力する。
ＶＰＰ緊急時ポンプ１５ａはＶＰＰ制御回路１１ａからアクティブなオン／オフ制御信号ＶＰＥＭＥＮを受けたときポンピング動作を行い、ＶＰＰ電圧を発生し、ＶＰＰ電圧出力端子１００に出力する。
ＶＰＰクランパ／リミッタ１６ａはＶＰＰ制御回路１１ａからアクティブオン／オフ制御信号ＶＰＣＬＭＰを受けたとき、電圧クランパ／リミッタとして動作し、ＶＰＰ電圧のレベルを所定の範囲内に制限する。
【００３２】
ＶＰＰＯ電圧供給回路５１はＶＰＰＯレベルセンサ１０ｂ、ＶＰＰＯイネーブル制御回路１７、ＶＰＰＯスタンバイポンプ１２ｂ、ＶＰＰＯクランパ／リミッタ１６ｂ、ＶＰＰＯ緊急時ポンプ２１，２２およびデータ変化によるポンプ回路３０によって構成されている。
【００３３】
ＶＰＰＯレベルセンサ１０ｂはフィードバックされたＶＰＰＯ電圧出力端子１０１のＶＰＰＯ電圧を受け、ＶＰＰＯ電圧レベルに応じて制御信号ＶＰＯＣを発生し、ＶＰＰＯイネーブル制御回路１７およびデータ変化によるポンプ回路３０中のＶＰＰＯ制御回路２０にそれぞれ出力する。
【００３４】
ＶＰＰＯイネーブル制御回路１７はＶＰＰＯレベルセンサ１０ｂからの制御信号ＶＰＯＣを受け、それに応じてポンピングを制御する発振信号ＶＰＯＥＹＯＳＣ，ＶＰＯＥＣＯＳＣを発生し、ＶＰＰＯ緊急時ポンプ２１，２２にそれぞれ出力する。
【００３５】
ＶＰＰＯ緊急時ポンプ２１，２２はＶＰＰＯイネーブル制御回路１７からポンピングを制御する発振信号ＶＰＯＥＹＯＳＣ，ＶＰＯＥＣＯＳＣおよびＶＰＰ制御回路１１ａからのオン／オフ制御信号ＶＰＯＥＥＮを受け、これらの信号に応じてポンピング動作を行い、ＶＰＰＯ電圧を発生し、ＶＰＰＯ電圧出力端子１０１に出力する。
【００３６】
以下、上記のＶＰＰ電圧供給回路およびＶＰＰＯ電圧供給回路の構成に基づき、本実施形態におけるこれらの回路の動作について説明する。
ＶＰＰ電圧供給回路５０において、ＶＰＰレベルセンサ１０ａによってＶＰＰ電圧出力端子１００に出力されたＶＰＰ電圧のレベルが検出され、ＶＰＰ電圧のレベルに応じて制御信号ＶＰＣが発生され、ＶＰＰ制御回路１１ａに入力される。
【００３７】
ＶＰＰ制御回路１１ａがＶＰＰレベルセンサ１０ａからの制御信号ＶＰＣを受け、この制御信号ＶＰＣに応じてＶＰＰスタンバイポンプ１２ａ、ＶＰＰハイパワーポンプ１３ａ、ＶＰＰ緊急時ポンプ１５ａおよびＶＰＰクランパ／リミッタ１６ａにそれぞれオン／オフ制御信号が出力される。
【００３８】
なお、ＶＰＰレベルセンサ１０ａ、ＶＰＰ制御回路１１ａは外部回路からの制御信号ＲＡＳ１，ＩＳＹＳＥ２などを受け、これらの制御信号に制御される。たとえば、システム初期化イネーブル信号ＩＳＹＳＥ２がアクティブ状態に設定されたとき、ＶＰＰレベルセンサ１０ａおよびＶＰＰ制御回路１１ａが初期化される。
【００３９】
ＶＰＰスタンバイポンプ１２ａ、ＶＰＰハイパワーポンプ１３ａ、ＶＰＰ緊急時ポンプ１５ａによって構成されたポンピング回路がＶＰＰ制御回路１１ａからのオン／オフ制御信号によって制御され、それぞれの制御信号に応じて、所定のポンピング回路が動作し、ＶＰＰ電圧が発生され、ＶＰＰ電圧出力端子１００に出力される。
また、ポンピング回路によって発生されたＶＰＰ電圧のレベルが所定値を越えたとき、ＶＰＰ制御回路１１ａからの制御信号ＶＰＣＬＭＰによってＶＰＰクランパ／リミッタ１６ａが動作し、ＶＰＰ電圧のレベルが所定の範囲内に制限される。
なお、これらのポンピング回路およびクランパ／リミッタは外部回路からの制御信号ＶＢＨＬＯＳＣＥ２，ＲＡＳ１などを受け、これらの制御信号によってそれぞれの動作が制御される。
【００４０】
一方、ＶＰＰＯ電圧供給回路においては、ＶＰＰＯレベルセンサ１０ｂによってＶＰＰＯ電圧出力端子１０１に出力されたＶＰＰＯ電圧のレベルが検出され、ＶＰＰＯ電圧のレベルに応じてＶＰＰＯ制御信号ＶＰＯＣが発生され、ＶＰＰＯイネーブル制御回路１７およびＶＰＰＯ制御回路２０にそれぞれ入力される。
【００４１】
ＶＰＰＯイネーブル制御回路１７によってポンピングを制御する発振信号ＶＰＯＥＹＯＳＣ，ＶＰＯＥＣＯＳＣが発生され、それぞれＶＰＰＯ緊急時ポンプ２１、２２に出力される。そして、ＶＰＰＯ緊急時ポンプ２１、２２がＶＰＰ制御回路１１ａからのオン／オフ制御信号ＶＰＯＥＥＮを受け、さらにＶＰＰＯイネーブル制御回路１７からのポンピングを制御する発振信号ＶＰＯＥＹＯＳＣ，ＶＰＯＥＣＯＳＣを受け、緊急時に動作し、ＶＰＰＯ電圧が発生され、ＶＰＰＯ電圧出力端子１０１に出力される。
なお、ＶＰＰＯイネーブル制御回路１７が外部回路からのクロック信号ＲＣＰ，制御信号ＩＳＹＳＥ３などを受け、これらの制御信号によって動作が制御される。たとえば、クロック信号ＲＣＰによって動作のタイミングが制御され、システム初期化イネーブル信号ＩＳＹＳＥ３がアクティブ状態に設定されたとき初期化される。
【００４２】
データ変化によるポンプ回路３０においては、Ｙデータ変化検出回路１８およびＣデータ変化検出回路１９によって、データを構成する二種類の信号、すなわち、ＹデータおよびＣデータの変化が検出され、これらのデータの変化が検出されたとき、それぞれのデータの変化を示すＹデータ変化信号ＹＤＴＤとＣデータ変化信号ＣＤＴＤが発生され、ＶＰＰＯ制御回路２０に入力される。
【００４３】
ＶＰＰＯ制御回路２０によって、ＶＰＰＯレベルセンサ１０ｂおよびＹデータ変化検出回路１８、Ｃデータ変化検出回路１９からの制御信号に応じてポンピングを制御する発振信号ＶＰＲＯＳＣ１，ＶＰＲＯＳＣ２が発生され、ＶＰＰＯハイパワーポンプ２３、２４にそれぞれ入力される。
なお、ＶＰＰＯ制御回路２０は回路からのクロック信号ＲＣＰおよび制御信号ＩＳＹＳＥ３によって、動作が制御される。たとえば、クロック信号ＲＣＰによって、動作がタイミングが制御され、システム初期化イネーブル信号ＩＳＹＳＥ３がアクティブ状態に設定されたとき初期化される。
【００４４】
ＶＰＰＯハイパワーポンプ２３、２４によって、ＶＰＰＯ制御回路２０からのポンピングを制御する発振信号ＶＰＲＯＳＣ１，ＶＰＲＯＳＣ２およびＶＰＰ制御回路１１ａからのオン／オフ制御信号ＶＰＨＰＥＮに応じて、ＶＰＰＯ電圧が発生され、ＶＰＰＯ電圧出力端子１０１に出力される。
【００４５】
上述したように、ＶＰＰ電圧供給回路５０およびＶＰＰＯ電圧供給回路５１によって、ＶＰＰ電圧およびＶＰＰＯ電圧がそれぞれ発生され、ＶＰＰ電圧出力端子１００およびＶＰＰＯ電圧出力端子１０１に出力される。さらに、ＶＰＰＯ電圧供給回路５１の中にデータ変化によるポンプ回路３０が設けられ、データの変化が検出されたときのみに、ＶＰＰＯ電圧を発生するポンピング回路２３、２４が動作し、ＶＰＰＯ電圧が発生され、出力される。この結果、データの変化に応じてＶＰＰＯが発生され、データのアウトプット部にＶＰＰＯ電圧が供給されるので、データのアウトプットドライバなどの出力部に無駄な電力の消費が抑えられる。
【００４６】
図２は本実施形態におけるＹデータ変化検出回路（ＶＰＹＤＴＤ）１８、Ｃデータ変化検出回路（ＶＰＣＤＴＤ）１９およびＶＰＰＯ制御回路（ＶＰＲＯＳＣ）２０の構成を示す回路図である。
図２において、ＹＣＭＰ０〜ＹＣＭＰ７、ＣＣＭＰ０〜ＣＣＭＰ７はエクスクルーシブ・オア（Ｅｘ．ＯＲ）回路によって構成された比較回路、ＹＤＬＹ０〜ＹＤＬＹ７、ＣＤＬＹ０〜ＣＤＬＹ７はＤフリップフロップによって構成された遅延回路、ＯＲＧはオア回路、ＴＦＦはＴフリップフロップをそれぞれ示している。
【００４７】
なお、図２に示すように、本実施形態においては、データがＹデータとＣデータの属性の異なる２種類の信号から構成され、それぞれのデータが８ビットを有する。
さらに、８ビットのＹデータはＹデータ変化検出回路１８の入力端子ＹＤＯ＿０〜ＹＤＯ＿７に入力され、８ビットのＣデータはＣデータ変化検出回路１９の入力端子ＣＤＯ＿０〜ＣＤＯ＿７にそれぞれ入力される。
【００４８】
入力されたＹデータおよびＣデータのデータがエクスクルーシブ・オア回路によって構成された比較回路ＹＣＭＰ０〜ＹＣＭＰ７、ＣＣＭＰ０〜ＣＣＭＰ７の一方の入力端子に入力され、さらにＤフリップフロップによって構成された遅延回路ＹＤＬＹ０〜ＹＤＬＹ７、ＣＤＬＹ０〜ＣＤＬＹ７を介して比較回路ＹＣＭＰ０〜ＹＣＭＰ７、ＣＣＭＰ０〜ＣＣＭＰ７のもう一方の入力端子に入力される。
なお、これらの遅延回路ＹＤＬＹ０〜ＹＤＬＹ７、ＣＤＬＹ０〜ＣＤＬＹ７の遅延タイミングはリード系のクロック信号ＲＣＰによって制御される。
【００４９】
比較回路ＹＣＭ５０〜ＹＣＭＰ７、ＣＣＭＰ０〜ＣＣＭＰ７の出力信号ＹＤＴＤ０〜ＹＤＴＤ７およびＣＤＴＤ０〜ＣＤＴＤ７はオア回路ＯＲＧの入力端子に入力され、オア回路ＯＲＧの出力端子がＴフリップフロップＴＦＦのＴ入力端子に接続されている。ＴフリップフロップＴＦＦの出力端子にポンピングを制御する発振信号ＶＰＲＯＳＣ１，ＶＰＲＯＳＣ２がそれぞれ出力される。
なお、ＴフリップフロップＴＦＦの動作タイミングもクロック信号ＲＣＰによって制御される。
【００５０】
図２に示すように、Ｙデータ変化検出回路１８において、Ｙデータの各ビットと遅延回路ＹＤＬＹ０〜ＹＤＬＹ７によってクロック信号ＲＣＰの１周期分遅延された前回のＹデータの各ビットとがそれぞれ比較回路ＹＣＭＰ０〜ＹＣＭＰ７に入力され、エクスクルーシブ・オア回路によって構成された比較回路ＹＣＭＰ０〜ＹＣＭＰ７によって比較される。
Ｙデータの変化がある場合、所定の比較回路ＹＣＭＰｘ（ｘ＝０，１，…，７）の出力端子にハイレベルの信号ＹＤＴＤｘが出力される。
一方、Ｙデータの変化がない場合、比較回路ＹＣＭＰ０〜ＹＣＭＰ７はローレベルの信号ＹＤＴＤ０〜ＹＤＴＤ７が出力される。
【００５１】
Ｃデータ変化検出回路１９において、Ｃデータの各ビットと遅延回路ＣＤＬＹ０〜ＣＤＬＹ７によってクロック信号ＲＣＰ１周期分遅延された前回のＣデータの各ビットとがそれぞれ比較回路ＣＣＭＰ０〜ＣＣＭＰ７に入力され、エクスクルーシブ・オア回路によって構成された比較回路ＹＣＭＰ０〜ＹＣＭＰ７によって比較される。
Ｃデータの変化がある場合、所定の比較回路ＣＣＭＰｘ（ｘ＝０，１，…，７）の出力端子にハイレベルの信号ＣＤＴＤｘが出力される。
一方、Ｃデータの変化がない場合、比較回路ＣＣＭＰ０〜ＣＣＭＰ７はローレベルの信号ＣＤＴＤ０〜ＣＤＴＤ７が出力される。
【００５２】
ＶＰＰＯ制御回路２０において、比較回路ＹＣＭＰ０〜ＹＣＭＰ７、ＣＣＭＰ０〜ＣＣＭＰ７によって出力された信号がオア回路ＯＲＧの入力端子に入力され、ＹデータまたはＣデータに変化がある場合、オア回路ＯＲＧの出力端子にハイレベルの信号が出力され、ＴフリップフロップＴＦＦのＴ入力端子に入力されるので、ＴフリップフロップＴＦＦの出力端子にハイレベルとローレベルを相互にとるポンピングを制御する発振信号ＶＰＲＯＳＣ１，ＶＰＲＯＳＣ２が出力されるので、ＶＰＰＯハイパワーポンプ２３，２４が動作し、ＶＰＰＯ電圧が発生され、アウトプットドライバにＶＰＰＯ電圧が供給される。
【００５３】
一方、ＹデータとＣデータに変化がない場合、オア回路ＯＲＧの出力端子にローレベルの信号が出力され、ＴフリップフロップＴＦＦのＴ入力端子に入力されるので、ＴフリップフロップＴＦＦの出力信号レベルが保持されるので、ＶＰＰＯハイパワーポンプ２３，２４が動作せず、アウトプットドライバにＶＰＰＯ電圧が供給されることなく、無駄な電力の消費が抑えられる。
【００５４】
図３がデータ変化によるポンプ回路３０における動作のタイミングを示すタイミングチャートである。
図示のように、クロック信号ＲＣＰはハイレベルとローレベルを相互にとる信号である。そして、Ｙ信号変化検出回路１８に入力された、たとえば、８ビットのＹデータまたはＣ信号変化検出回路１９に入力された、たとえば、８ビットのＣデータのあるデータＹＤＯ＿ｘあるいはＣＤＯ＿ｘが変化したとき、Ｙ信号変化検出回路１８またはＣ信号変化検出回路１９の出力信号ＹＤＴＤｘまたはＣＤＴＤｘがハイレベルとなる。
【００５５】
ＶＰＰＯ制御回路２０において、オア回路ＯＲＧによってハイレベルの信号が出力され、ＴフリップフロップＴＦＦのＴ端子に入力される結果、図３に示すように、クロック信号ＲＣＰの次回の立ち上がりエッジで、ＴフリップフロップＴＦＦの出力信号が反転される。
【００５６】
一方、ＹデータおよびＣデータが変化しないとき、Ｙ信号変化検出回路１８およびＣ信号変化検出回路１９によってローレベルの信号が出力される。
そして、ＶＰＰＯ制御回路２０において、オア回路ＯＲＧによってローレベルの信号が出力され、ＴフリップフロップＴＦＦのＴ端子に入力される。その結果、ＴフリップフロップＴＦＦの出力信号レベルが一定に保持される。
【００５７】
ＴフリップフロップＴＦＦの出力信号および反転出力信号がポンピングを制御する発振信号ＶＰＲＯＳＣ１，ＶＰＲＯＳＣ２としてＶＰＰＯハイパワーポンプ２３，２４に入力されるので、ポンピングを制御する発振信号ＶＰＲＯＳＣ１の立ち上がりエッジでＶＰＰＯハイパワーポンプ（ＶＰＯＨＰＭＰ−１）２３がポンピング動作が行われ、ＶＰＰＯ電圧が発生される。また、ポンピングを制御する発振信号ＶＰＲＯＳＣ２の立ち上がりエッジでＶＰＰＯハイパワーポンプ（ＶＰＯＨＰＭＰ−２）２４がポンピング動作が行われ、ＶＰＰＯ電圧が発生される。
【００５８】
図４はチャージポンプ回路によって構成されたＶＰＰＯハイパワーポンプ２３，２４の構成を示す回路図である。なお、ＶＰＰＯハイパワーポンプ２３とＶＰＰＯハイパワーポンプ２４とが同様な構成を有するので、図４はその一つ、たとえば、ＶＰＰＯハイパワーポンプ（ＶＰＯＨＭＰＭ−１）２３の回路図のみを示している。
【００５９】
図４において、１は電源電圧ＶCC供給線、２は接地線、２００はポンピングを制御する発振信号ＶＰＲＯＳＣ１の入力端子、２０１はオン／オフ制御信号ＶＰＨＰＥＮの入力端子、２０２はナンド（ＮＡＮＤ）回路、２０３，２０４はインバータ、２０５，２０６は遅延回路で、たとえば、１ナノ秒（１ｎｓ）の遅延時間を提供する遅延回路、２０７はインバータ、２０８はノア（ＮＯＲ）回路、２０９はＮＡＮＤ回路、２１０，２１１，…，２１５はインバータ、Ｄ1 ，Ｄ2 ，Ｄ3 はダイオード、Ｃ1 ，Ｃ2 ，Ｃ3 ，Ｃ4 はキャパシタ、ＳＷ1 ，ＳＷ2 ，ＳＷ3 ，ＳＷ4 はスイッチ回路、ＮＴ1 ，ＮＴ2 ，…，ＮＴ8 はｎＭＯＳトランジスタ、２２０は出力端子をそれぞれ示している。
【００６０】
ポンピングを制御する発振信号ＶＰＲＯＳＣ１の入力端子２００およびオン／オフ制御信号ＶＰＨＰＥＮの入力端子２０１がそれぞれＮＡＮＤ回路２０２の入力端子に接続され、ＮＡＮＤ回路２０２の出力端子とインバータ２０３の入力端子とが接続されている。
【００６１】
インバータ２０３の出力端子であるノードＮＤ1 がインバータ２０４の入力端子に接続され、インバータ２０４の出力端子が遅延回路２０５の入力端子に接続され、遅延回路２０５の出力端子が遅延回路２０６の入力端子に接続され、これらの接続点によってノードＮＤ2 が構成される。
遅延回路２０６の出力端子がインバータ２０７を介して、ノードＮＤ3 に接続されている。
【００６２】
ＮＯＲ回路２０８の入力端子がそれぞれノードＮＤ1 とノードＮＤ3 に接続され、ＮＯＲ回路２０８の出力端子がノードＮＤ4 に接続されている。
ダイオードＤ1 のカソードがノードＮＤ4 に接続され、アノードが接地されている。また、キャパシタＣ1 の一方の端子がノードＮＤ4 に接続され、他方の端子がノードＮＤ5 に接続されている。
【００６３】
ｎＭＯＳトランジスタＮＴ1 のゲート電極とドレイン電極が電源電圧ＶCCの供給線１に接続され、ソース電極がノードＮＤ5 に接続されている。ｎＭＯＳトランジスタＮＴ2 ，ＮＴ3 ，ＮＴ4 のゲート電極とソース電極が接続され、これらのｎＭＯＳトランジスタが電源電圧ＶCCの供給線１とノードＮＤ5 との間に直列に接続されている。
【００６４】
ＮＡＮＤ回路２０９の入力端子がそれぞれノードＮＤ1 とノードＮＤ3 に接続され、ＮＡＮＤ回路２０９の出力端子がインバータ２１０を介して、ノードＮＤ6 に接続されている。
ダイオードＤ2 のカソードがノードＮＤ6 に接続され、アノードが接地されている。また、キャパシタＣ2 の一方の端子がノードＮＤ6 に接続され、他方の端子がノードＮＤ7 に接続されている。
【００６５】
ｎＭＯＳトランジスタＮＴ6 のゲート電極がノードＮＤ5 に接続され、ドレイン電極が電源電圧ＶCCの供給線１に接続され、ソース電極がノードＮＤ7 に接続されている。
【００６６】
インバータ２１１，２１２，…，２１５がノードＮＤ2 とノードＮＤ8 との間に直列に接続されている。
ダイオードＤ3 のカソードがノードＮＤ8 に接続され、アノードが接地されている。キャパシタＣ3 の一方の端子がノードＮＤ8 に接続され、他方の端子がノードＮＤ9 に接続されている。キャパシタＣ4 の一方の端子がノードＮＤ8 に接続され、他方の端子がノードＮＤ10に接続されている。
また、ノードＮＤ8 とノードＮＤ9 との間に、スイッチ回路ＳＷ1 が接続され、ノードＮＤ8 とノードＮＤ10との間に、スイッチ回路ＳＷ2 が接続されている。
【００６７】
さらにノードＮＤ9 がスイッチ回路ＳＷ3 を介して、ノードＮＤ11に接続され、ノードＮＤ10がスイッチ回路ＳＷ4 を介して、ノードＮＤ11に接続されている。
【００６８】
ｎＭＯＳトランジスタＮＴ5 のゲート電極がノードＮＤ5 に接続され、ドレイン電極が電源電圧ＶCCの供給線１に接続され、ソース電極がノードＮＤ11に接続されている。
ｎＭＯＳトランジスタＮＴ7 のゲート電極が出力端子２２０に接続され、ドレイン電極がノードＮＤ7 に接続され、ソース電極がノードＮＤ11に接続されている。
ｎＭＯＳトランジスタＮＴ8 のゲート電極がノードＮＤ7 に接続され、ドレイン電極がノードＮＤ11に接続され、ソース電極が出力端子２２０に接続されている。
【００６９】
また、本回路においては、スイッチ回路ＳＷ1 が非導通状態にあり、スイッチ回路ＳＷ2 が導通状態となっているので、キャパシタＣ4 がバイパスされ、機能せず、キャパシタＣ3 が機能する。また、スイッチ回路ＳＷ3 が導通状態にあり、スイッチ回路ＳＷ4 が非導通状態にあるので、ノードＮＤ10とノードＮＤ11が絶縁されており、ノードＮＤ9 とノードＮＤ11が導通されている。
なお、ここでスイッチ回路ＳＷ2 を非導通状態に設定し、スイッチ回路ＳＷ4 を導通状態に設定することによって、ノードＮＤ8 とノードＮＤ11との間に、キャパシタＣ3 とキャパシタＣ4 とが並列に接続され、本チャージポンプ回路のポンピング能力をさらに高めることができる。
【００７０】
以下、上記の回路構成に基づき、ハイパワーポンプ２３の動作について説明する。
オン／オフ制御信号ＶＰＨＰＥＮの入力端子にハイレベルの信号が入力されているとき、ポンピングを制御する発振信号ＶＰＲＯＳＣ１の入力端子２００に入力された信号がＮＡＮＤ回路２０２を介して、内部回路に転送される。
一方、オン／オフ制御信号ＶＰＨＰＥＮの入力端子にローレベルの信号が入力されているとき、ポンピングを制御する発振信号ＶＰＲＯＳＣ１の入力端子２００に入力された信号が内部回路に転送されず、ハイパワーポンプ２３の動作が停１される。すなわち、オン／オフ制御信号ＶＰＨＰＥＮがハイレベルでアクティブ状態となる。
【００７１】
データの変化が検出されていない場合に、入力端子２００に入力されたポンピングを制御する発振信号ＶＰＲＯＳＣ１が一定のレベルに保持されたままで、オン／オフ制御信号ＶＰＨＰＥＮがローレベルに保持されているとき、ノードＮＤ4 がハイレベル、ＮＤ6 およびＮＤ8 がローレベルに保持される。
【００７２】
オン／オフ制御信号ＶＰＨＰＥＮがハイレベルであってデータの変化が検出された場合には、入力端子２００に入力されたポンピングを制御する発振信号ＶＰＲＯＳＣ１がハイレベルとローレベルを相互的にとる発振信号となる。この入力信号がＮＡＮＤ回路２０２、インバータ２０３を介して、ノードＮＤ1 に入力される。
【００７３】
ノードＮＤ1 の信号がインバータ２０４によって反転され、さらに遅延回路２０５によって所定の遅延時間が経た後、ノードＮＤ2 に入力される。
ノードＮＤ2 の信号が遅延回路２０６によってさらに遅延された後、インバータ２０７によって反転され、ノードＮＤ3 に入力される。
これによって、入力端子２００に入力された信号と同相の信号がノードＮＤ1 に入力され、ノードＮＤ2 にはノードＮＤ1 の反転信号の遅延信号が入力される。ノードＮＤ3 にはノードＮＤ2 の反転信号の遅延信号が入力される。
【００７４】
また、ノードＮＤ2 の信号がインバータ２１１〜２１５を介して、ノードＮＤ8 に入力されるので、ノードＮＤ8 の信号はノードＮＤ2 の反転信号に一定の遅延時間が与えられた信号となる。すなわち、ノードＮＤ8 の信号はノードＮＤ1 の信号に一定の遅延時間を与えた信号である。
【００７５】
ＮＯＲ回路２０８の入力端子にノードＮＤ1 およびノードＮＤ3 の信号がそれぞれ入力され、また、ＮＡＮＤ回路２０９の入力端子にノードＮＤ1 およびノードＮＤ3 の信号がそれぞれ入力される。この結果、ノードＮＤ1 とノードＮＤ3 がともにローレベルのとき、ＮＯＲ回路２０８、すなわちノードＮＤ4 にハイレベルの信号が入力され、それ以外のときに、ノードＮＤ4 にローレベルの信号が入力される。また、ノードＮＤ1 とノードＮＤ3 の信号がともにハイレベルのとき、ノードＮＤ6 にハイレベルの信号が入力され、それ以外のとき、ノードＮＤ6 にローレベルの信号が入力される。
【００７６】
ノードＮＤ4 がローレベルに保持されているとき、ノードＮＤ5 がＶCC以上の電圧であると、キャパシタＣ1 がｎＭＯＳトランジスタＮＴ1 によって、（ＶCC−Ｖth）までにチャージされ、ノードＮＤ6 がローレベルに保持されているときノードＮＤ5 がＶCC以上の電圧であると、キャパシタＣ2 がｎＭＯＳトランジスタＮＴ6 によって電源電圧ＶCCのレベルにチャージされる。なお、ここで、ＶthはｎＭＯＳトランジスタＮＴ1 のしきい値電圧を示す。
また、ノードＮＤ8 がローレベルに保持されているとき、ノードＮＤ5 がＶCC以上の電圧であると、キャパシタＣ3 がｎＭＯＳトランジスタＮＴ5 によって電源電圧ＶCCのレベルにチャージされる。
【００７７】
上述したように、ノードＮＤ4 とノードＮＤ6 が相互にハイレベルとローレベルをとり、それぞれのノードに接続されたキャパシタＣ1 およびＣ2 が相互にチャージされる。また、ノードＮＤ8 のレベルに応じて、キャパシタＣ3 もｎＭＯＳトランジスタＮＴ5 を介してチャージされる。
【００７８】
たとえば、ノードＮＤ8 がローレベルのとき、キャパシタＣ3 が電源電圧ＶCCレベルまでにチャージされ、その後、ノードＮＤ8 がハイレベル、たとえば、電源電圧ＶCCレベルまでに上昇したとき、キャパシタＣ3 によって、ノードＮＤ11が電源電圧ＶCCの倍のレベルまで昇圧される。そして、ノードＮＤ7 がキャパシタＣ2 によって昇圧され、電源電圧ＶCCの倍のレベルまでに達すると、ｎＭＯＳトランジスタＮＴ8 が導通状態となり、ノードＮＤ11の高電圧が出力端子２２０に出力される。
そして、ノードＮＤ6 のレベルがローレベルに下がったとき、ノードＮＤ7 のレベルも下がり、キャパシタＣ2 がｎＭＯＳトランジスタＮＴ6 を介して電源電圧ＶCCレベルにチャージされ、ノードＮＤ7 が電源電圧ＶCCレベルに戻るので、ｎＭＯＳトランジスタＮＴ8 が非導通状態となり、ノードＮＤ11と出力端子２２０が絶縁状態となる。また、ノードＮＤ6 が下がると同期に、ノードＮＤ8 のレベルも下がるので、キャパシタＣ3 がｎＭＯＳトランジスタＮＴ5 を介して電源電圧ＶCCレベルにチャージされ、ノードＮＤ11が電源電圧ＶCCレベルに戻る。
【００７９】
このように、ＶＰＰＯハイパワーポンプ２３において、ポンピングを制御する発振信号ＶＰＲＯＳＣ１信号入力端子２００に発振信号が入力されたとき、入力信号の立ち上がりエッジに同期して、ポンピング動作が行われ、出力端子２２０に高電圧が出力され、そして、入力信号の立ち下がりエッジに同期して、出力端子２２０への高電圧の出力が停止される。
【００８０】
出力端子２２０が図１に示すＶＰＰＯ電圧出力端子１０１に接続され、メモリのアウトプット部へ高電圧のＶＰＰＯ電圧を提供する。
【００８１】
以上説明したように、本実施形態によれば、電圧供給回路を内部メモリ用ＶＰＰ電圧供給回路とアウトプット部用ＶＰＰＯ電圧供給回路とに分割し、ＶＰＰＯ電圧供給回路５１にデータ変化によるポンプ回路３０を設け、データ変化が検出されたときのみに、それを示すデータ変化信号ＹＤＴＤ，ＣＤＴＤをＶＰＰＯ制御回路２０に出力し、ポンピングを制御する発振信号ＶＰＲＯＳＣ１，ＶＰＲＯＳＣ２を発生し、ＶＰＰＯハイパワーポンプ２３，２４に出力し、これらポンピング回路によって高電圧のＶＰＰＯ電圧を発生し、ＶＰＰＯ電圧出力端子１０１に出力するので、データの変化が検出されたときのみにデータ出力部にＶＰＰＯ電圧を供給し、無駄な電力消費が抑えられる。
【００８２】
第２実施形態
図５は、本発明に係る電圧供給回路の第２の実施形態を示す回路図であり、データ変化検出回路の回路図である。
図５において、ＤＴ0 〜ＤＴX はデータ入力端子、ＤＬＹ0 〜ＤＬＹX は遅延回路、ＤＣＭＰ0 〜ＤＣＭＰX はエクスクルーシブ・オア回路によって構成された比較回路、ＮＴＲ0 〜ＮＴＲX はｎＭＯＳトランジスタ、Ｒは負荷抵抗、ＢＡＭＰは出力増幅器、ＴOUT は出力端子をそれぞれ示している。
【００８３】
本第２の実施形態においては、データ変化の検出は、すべてのデータのビットの論理和をとることせずに、ビットを分割して制御する。
図示のように、ｘ＋１ビットのデータがデータ入力端子ＤＴ0 〜ＤＴX に入力され、入力されたデータがそれぞれ遅延回路ＤＬＹ0 〜ＤＬＹX を介して、元のデータとともに比較回路ＤＣＭＰ０〜ＤＣＭＰX に入力される。
【００８４】
遅延回路ＤＬＹ0 〜ＤＬＹX の出力端子がｎＭＯＳトランジスタＮＴＲ0 〜ＮＴＲX のゲート電極にそれぞれ接続され、ｎＭＯＳトランジスタＮＴＲ0 〜ＮＴＲX のドレイン電極が共通接続され、これらの接続点によってノードＮＤ1 が構成され、さらにノードＮＤ1 が抵抗Ｒ1 を介して電源電圧ＶCCの供給線１に接続されている。
ｎＭＯＳトランジスタＮＴＲ0 〜ＮＴＲX のソース電極は接地され、ノードＮＤ1 が増幅器ＢＡＭＰを介して出力端子ＴOUT に接続されている。
【００８５】
遅延回路ＤＬＹ0 〜ＤＬＹX によって、入力されたデータがクロック信号１周期分遅延され、出力されるので、現在の入力データとクロック信号１周期分前の入力データとが比較され、データの変化がある場合、比較回路の出力端子にハイレベルの信号が出力され、データの変化がない場合、比較回路の出力端子にローレベルの信号が出力される。
【００８６】
図５に示す回路において、データのビットが変化した場合、それに応じてｎＭＯＳトランジスタＮＴＲ0 〜ＮＴＲX の内所定のトランジスタが導通状態となり、導通状態にあるｎＭＯＳトランジスタに導通電流が流れるので、入力されたデータの内、変化したデータのビット数に応じて、抵抗Ｒに流れる電流値が決まり、ノードＮＤ1 の電圧も決まる。
【００８７】
ノードＮＤ1 の電圧が増幅器ＢＡＭＰを介して出力端子ＴOUT に出力され、ポンプ回路の制御信号として、ポンプ回路に入力される。そして、ポンプ回路がこの制御信号に応じてポンピング動作が行い、ＶＰＰＯ電圧を発生し、データ出力部に供給する。
【００８８】
このように、データが変化したビット数に応じて、ポンプ回路に入力された制御信号のレベルが変化するので、必要な電荷のチャージ量に応じて、ＶＰＰＯ電圧がデータ出力部に供給され、アウトプット部の消費電力がさらに抑えられる。
【００８９】
【発明の効果】
以上説明したように、本発明の電圧供給回路によれば、大容量なメモリ装置におけるデータ出力部の消費電力を低減することができ、ＩＣチップサイズの増加を抑制できる利点がある。
【図面の簡単な説明】
【図１】本発明に係る電圧供給回路の第１実施形態を示す回路図である。
【図２】データ変化検出回路の回路図である。
【図３】データ変化によるポンプ回路のフローチャートである。
【図４】ハイパワーポンプ回路の回路図である。
【図５】本発明に係る電圧供給回路の第２の実施形態を示す回路図である。
【図６】フィルードメモリの概念図である。
【図７】フィルードメモリの構成を示すブロック図である。
【図８】従来の電圧供給回路の構成を示すブロック図である。
【符号の説明】
１…電源電圧ＶCC供給線
２…接地線
１０，１０ａ…ＶＰＰレベルセンサ
１０ｂ…ＶＰＰＯレベルセンサ
１１，１１ａ…ＶＰＰ制御回路
１１ｂ…ＶＰＰＯ制御回路
１２，１２ａ…ＶＰＰスタンバイポンプ
１２ｂ…ＶＰＰＯスタンバイポンプ
１３，１３ａ…ＶＰＰハイパワーポンプ
１３ｂ…ＶＰＰＯハイパワーポンプ
１４…ＡＴＤポンプ
１５…ＤＦＴポンプ
１６，１６ａ…ＶＰＰクランパ／リミッタ
１６ｂ…ＶＰＰＯクランパ／リミッタ
１７…ＶＰＰＯイネーブル制御回路
１８…Ｙデータ変化検出回路
１９…Ｃデータ変化検出回路
２０…ＶＰＰＯ制御回路
２１，２２…ＶＰＰＯ緊急時ポンプ
２３，２４…ＶＰＰＯハイパワーポンプ
３０…データ変化によるポンプ回路
５０、５０ａ…ＶＰＰ電圧供給回路
５１…ＶＰＰＯ電圧供給回路
６０…メモリアレイ
６１…ライト用アドレスポインタ
６２…ライト用データレジスタ
６３…リード用アドレスポインタ
６４…リード用データレジスタ
６５…ライト／リード／リフレッシュ制御回路
６６…リフレッシュタイマ
８０…フィルードメモリ
１００…ＶＰＰ電圧出力端子
１０１…ＶＰＰＯ電圧出力端子
２００…発振信号入力端子
２０１…オン／オフ制御信号ＶＰＨＰＥＮの入力端子
２０２，２０９…ＮＡＮＤ回路
２０３，２０４，２０７，２１０〜２１５…インバータ
２０５，２０６…遅延回路
２０８…ＮＯＲ回路
２２０…出力端子
ＹＣＭＰ０〜ＹＣＭＰ７，ＣＣＭＰ０〜ＣＣＭＰ７，ＤＣＭＰ0 〜ＤＣＭＰX …比較回路
ＹＤＬＹ０〜ＹＤＬＹ７，ＣＤＬＹ０〜ＣＤＬＹ７，ＤＬＹ0 〜ＤＬＹX …遅延回路
ＯＲＧ…オア回路
ＴＦＦ…Ｔフリップフロップ
Ｄ1 ，Ｄ2 ，Ｄ3 …ダイオード
Ｃ1 ，Ｃ2 ，Ｃ3 ，Ｃ4 …キャパシタ
ＳＷ1 ，ＳＷ2 ，ＳＷ3 ，ＳＷ4 …スイッチ回路
ＮＴ1 ，ＮＴ2 〜ＮＴ8 …ｎＭＯＳトランジスタ
ＹＤＯ＿０〜ＹＤＯ＿７，ＣＤＯ＿０〜ＣＤＯ＿７，ＤＴ0 〜ＤＴX …データ入力端子
ＮＴＲ0 〜ＮＴＲX …ｎＭＯＳトランジスタ
Ｒ…抵抗
ＢＡＭＰ…出力増幅器
ＴOUT …出力端子
ＶCC…電源電圧
ＧＮＤ…接地電位
【発明の属する技術分野】
本発明は、たとえば、半導体記憶装置などに適用される電圧供給回路に関するものである。
【０００２】
【従来の技術】
近年、ＤＲＡＭの大容量化、高速化と低消費電力化が進み、画像処理に利用されるケースが増えて来ている。
図６はＤＲＡＭによって構成されたフィルードメモリ８０の概念を示す図である。フィルードメモリはテレビジョン信号等の画像信号を１フィルード／１フレーム単位で蓄積したり、遅延させたりするための画像信号処理用メモリである。
【０００３】
図６に示すように、Ｎ番目のフィルード／フレームの画像信号がフィルードメモリ８０に蓄積され、一定の遅延時間後出力される。このようなフィルードメモリ８０には高速なサンプリング周波数に対応するサイクルおよびアクセス時間が要求され、また、画像データのリアルタイム処理が可能な非同期リード／ライトが必要であり、さらに画像データを複数個蓄積するための大容量が求められている。
【０００４】
図７はフィルードメモリ８０の構成を示す図である。
図７において、６０はメモリアレイ、６１は書き込み（ライト）用アドレスポインタ、６２はライト用データレジスタ、６３は読み出し（リード）用アドレスポインタ、６４はリード用データレジスタ、６５はライト／リード／リフレッシュ制御回路、６６はリフレッシュタイマをそれぞれ示している。
【０００５】
一般的に、膨大な量の画像データを記憶するためにメモリアレイ６０は高集積度のＤＲＡＭによって構成されている。また、データの入出力部には高速なサンプリング周波数に追従し、非同期リード／ライト動作が可能なように、入力部と出力部とが分離され、それぞれにデータレジスタが設けられている。
さらに、自動的に行アドレスを発生してリフレッシュを行うリフレッシュ動作およびライト／リード動作を制御するためのライト／リード／リフレッシュ制御回路６５が設けられている。また、リフレッシュのタイミングを制御するためのリフレッシュタイマも設けられている。
【０００６】
なお、図７に示すフィルードメモリ８０の基本動作としては、ライト系およびリード系がそれぞれ独立したクロック信号、イネーブル信号により制御され、ライト用データレジスタ６２およびリード用データレジスタ６３とメモリアレイ６０との間のデータの転送が、内部で自動制御されている。
【０００７】
フィルードメモリ８０には、メモリアレイ６０のワード線、周辺回路のアウトプットドライバ（出力系駆動回路）などのゲート電圧昇圧用高電圧ＶＰＰを発生するために、ＶＰＰ電圧供給回路が設けられている。
図８はＶＰＰ電圧供給回路５０ａの構成を示すブロック図である。
図８において、１０はＶＰＰレベルセンサ、１１はＶＰＰ制御回路、１２はＶＰＰスタンバイポンプ、１３はＶＰＰハイパワーポンプ、１４はＡＴＤ（Address Transition Detection）ポンプ、１５はＤＦＴ(Design Ｆor Test)ポンプ、１６はＶＰＰクランパ／リミッタ(Clamper/Limiter) 、１００はＶＰＰ電圧出力端子をそれぞれ示している。
【０００８】
図８に示すように、ＶＰＰレベルセンサ１０はＶＰＰ電圧出力端子１００からフィードバックされたＶＰＰ電圧を受け、ＶＰＰ電圧のレベルに応じてＶＰＰ制御回路１１に制御信号ＶＰＣを出力する。
ＶＰＰ制御回路１１はＶＰＰレベルセンサ１０からの制御信号ＶＰＣおよび外部回路からのＶＰＰ制御信号を受け、これらの信号に応じてＶＰＰスタンバイポンプ１２、ＶＰＰハイパワーポンプ１３、ＡＴＤポンプ１４、ＤＦＴポンプ１５およびＶＰＰクランパ／リミッタ１６にそれぞれオン／オフ制御信号を出力する。
【０００９】
たとえば、スタンバイ時に、ＶＰＰ制御回路１１がスタンバイポンプ１２にアクティブなオン／オフ制御信号を出力し、スタンバイポンプ１２にＶＰＰ電圧を発生させる。そして、スタンバイポンプ１２によって発生されたＶＰＰ電圧がＶＰＰ電圧出力端子１００に出力される。
【００１０】
メモリアレイがアクティブ時に、ＶＰＰ制御回路１１がハイパワーポンプ１３にアクティブなオン／オフ制御信号を出力し、ＶＰＰハイパワーポンプ１３を動作させ、ＶＰＰ電圧を発生させ、ＶＰＰ電圧出力端子１００に出力する。
【００１１】
また、メモリのページモード時に、ＶＰＰ制御回路１１がＡＴＤポンプ１４にアクティブなオン／オフ制御信号を出力し、ＡＴＤポンプ１４を動作させ、ＶＰＰ電圧を発生させる。
【００１２】
テストモード時に、ＶＰＰ制御回路１１がＤＦＴポンプ１５にアクティブなオン／オフ制御信号を出力し、ＤＦＴポンプ１５を動作させ、ＶＰＰ電圧を発生させる。
【００１３】
さらに、ＶＰＰ電圧出力端子１００に出力されたＶＰＰ電圧が所定の電圧値を越えた場合、ＶＰＰ制御回路１１がＶＰＰクランパ／リミッタ１６にアクティブな制御信号を出力し、ＶＰＰクランパ／リミッタ１６が動作し、ＶＰＰ電圧出力端子１００に出力されたＶＰＰ電圧が所定の範囲内に制御される。また、テストモードなどのときに、ＶＰＰクランパ／リミッタ１６によって、ＶＰＰ電圧は電源電圧にクランプされる。
【００１４】
このように、ＶＰＰレベルセンサ１０によってＶＰＰ電圧出力端子１００に出力されたＶＰＰ電圧が常に検出され、ＶＰＰ電圧が低くなったとき、ＶＰＰ電圧供給回路５０ａのポンピング動作を強めるための制御信号ＶＰＣがＶＰＰ制御回路１１に出力される。
【００１５】
【発明が解決しようとする課題】
ところで、上述した従来のＶＰＰ電圧供給回路５０ａにおいては、アウトプットドライバ用のポンプ回路として、ＡＴＤポンプ１４が設けられている。ＡＴＤポンプ１４はページモード、ＳＣＤ(Static Column Decoder) モード時にアドレス変化検出信号を受け動作する。この場合、アドレスの変化に対して、データも変化することが前提となっているが、実際の場合、アドレスが変化する場合、データが変化するかしないかが分からない。同じデータが長く連続する場合も考えられる。
同じデータが続いた場合、アウトプットドライバは動作しないので、ＶＰＰ電圧供給回路がポンプする必要がない。したがって、ＡＴＤポンプ１４における制御方法では無駄な電力を消費してしまうという問題がある。
【００１６】
これを防ぐため、ＡＴＤポンプ１４を使用せずに、ＶＰＰレベルの検出のみに依存する方法もあるが、レベル検出回路は潜在的に過渡特性が良くないので、ＶＰＰ電圧の変動を低減するための平滑化コンデンサ容量を大きくしなければならず、ＩＣチップ面積を増大させてしまうという問題点がある。
【００１７】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、消費電力を低減でき、ＩＣチップ面積の増大を制限できる電圧供給回路を提供することにある。
【００１８】
【課題を解決するための手段】
上記目的を達成するため、本発明の電圧供給回路は、データ出力系にデータ出力用駆動電圧を供給する電圧供給回路であって、上記データ出力系への入力データの変化の有無を検出し、データの変化があった場合にデータ変化検出信号を出力するデータ変化検出手段と、上記データ変化検出信号を受けて、上記データ出力系へのデータ出力用駆動電圧を発生し、当該データ出力系に供給する電圧発生手段とを有する。
【００１９】
また、本発明では、上記データ変化検出手段は、各データを構成するビット毎にその変化の有無を検出して上記データ変化検出信号を出力する。
【００２０】
さらに、本発明では、上記データ変化検出手段は、データを構成するビット中の変化したデータビットの数に対応した内容の上記データ変化検出信号を出力し、上記電圧発生手段は、上記データ変化検出信号の内容に対応したレベルの電圧を発生する。
【００２１】
本発明によれば、電圧供給回路には、データの変化の有無を検出するデータ変化検出手段が設けられ、当該データ変化検出手段によってデータ出力系に入力されたデータの変化があったとき、それに応じたデータ変化検出信号が生成され、出力される。
【００２２】
そして、電圧発生手段においては、データ変化検出信号に応じて電圧が発生され、データ出力系の駆動回路に供給される。その結果、データ出力部では、出力データに変化があるときのみデータ出力駆動回路に電圧が供給され、それ以外のとき電圧が供給されず、データ出力部の消費電力の低減が図れる。さらに、発生された電圧のレベル変動が少ないので、平滑用コンデンサの容量を小さくて済み、ＩＣチップのサイズの増加を抑制できる。
【００２３】
また、本発明によれば、出力データの変化するビット数に応じた内容のデータ変化検出信号が生成され、当該データ変化検出信号のレベルに応じたレベルの電圧が電圧発生手段によって発生されるので、データ変化のあったビット数に応じて電荷のチャージ量が調整され、消費電力がさらに低減できる。
【００２４】
【発明の実施の形態】
第１実施形態
図１は、本発明に係る電圧供給回路の第１の実施形態を示す概念図である。
図１において、１０ａはＶＰＰレベルセンサ（ＶＰＳ）、１１ａはＶＰＰ制御回路（ＶＰＰＣＴＬ）、１２ａはＶＰＰスタンバイポンプ（ＶＰＳＰＭＰ）、１３ａはＶＰＰハイパワーポンプ（ＶＰＨＰＭＰ）、１５ａはＶＰＰ緊急時ポンプ（ＶＰＥＭＰＭＰ）、１６ａはＶＰＰクランパ／リミッタ（ＶＰＰＣＬＡＭＰ）、１０ｂはＶＰＰＯレベルセンサ（ＶＰＯＳ）、１２ｂはＶＰＰＯスタンバイポンプ（ＶＰＯＳＰＭＰ）、１６ｂはＶＰＰＯクランパ／リミッタ（ＶＰＯＣＬＡＭＰ）、１７はＶＰＰＯイネーブル制御回路、１８はＹデータ変化検出回路（ＶＰＹＤＴＤ）、１９はＣデータ変化検出回路（ＶＰＣＤＴＤ）、２０はＶＰＰＯ制御回路（ＶＰＲＯＳＣ）、２１，２２はＶＰＰＯ緊急時ポンプ（ＶＰＯＥＹＰＭＰ，ＶＰＯＥＣＰＭＰ）、２３，２４はＶＰＰＯハイパワーポンプ（ＶＰＯＨＰＭＰ−１，ＶＰＯＨＰＭＰ−２）、３０はデータ変化によるポンプ回路、５０はＶＰＰ電圧供給回路、５１はＶＰＰＯ電圧供給回路、１００はＶＰＰ電圧出力端子、１０１はＶＰＰＯ電圧出力端子をそれぞれ示している。
【００２５】
図示のように、本実施形態におけるＶＰＰ回路はＶＰＰ電圧供給回路５０とＶＰＰＯ電圧供給回路５１の二つによって構成されている。フィルードメモリの場合、内部メモリ部とリードクロック信号によって制御されたデータ出力部は、非同期動作するので、ノイズの相互干渉を防ぐため、メモリ部専用ＶＰＰ電圧とアウトプットドライバ（出力駆動回路）専用のＶＰＰＯ電圧はそれぞれＶＰＰ電圧供給回路５０およびＶＰＰＯ電圧供給回路５１によって発生される。
そしてＶＰＰＯ電圧供給回路５１の中にデータ変化に応じて昇圧電圧を得るチャージポンプ回路３０が設けられ、このチャージポンプ回路３０がデータの変化を検出し、データが変化したときのみにＶＰＰＯ電圧を発生するようにそのポンピング回路を動作させ、ＶＰＰＯ電圧を発生させてＶＰＰＯ電圧出力端子１０１に出力する。
【００２６】
図１に示すように、データ変化によるポンプ回路３０はＹデータ変化検出回路１８、Ｃデータ変化検出回路１９、ＶＰＰＯ制御回路２０およびＶＰＰＯハイパワーポンプ２３，２４によって構成されている。
Ｙデータ変化検出回路１８は画像データの中のＹデータの変化を検出し、Ｙデータの変化が検出されたとき、ＶＰＰＯ制御回路２０にＹデータ変化信号ＹＤＴＤを出力する。
Ｃデータ変化検出回路１９は画像データの中のＣデータの変化を検出し、Ｃデータの変化が検出されたとき、ＶＰＰＯ制御回路２０にＣデータ変化信号ＣＤＴＤを出力する。
ＶＰＰＯ制御回路２０はＶＰＰＯレベルセンサ１０ｂからの制御信号ＶＰＯＣおよびＹデータ変化検出回路１８からのＹデータ変化信号ＹＤＴＤとＣデータ変化検出回路１９からのＣデータ変化信号ＣＤＴＤを受け、これらの制御信号に応じてＶＰＰＯハイパワーポンプ２３，２４にポンピングを制御する発振信号ＶＰＲＯＳＣ１，ＶＰＲＯＳＣ２をそれぞれ出力する。
【００２７】
ＶＰＰＯハイパワーポンプ２３，２４はＶＰＰＯ制御回路２０からのポンピングを制御する発振信号ＶＰＲＯＳＣ１，ＶＰＲＯＳＣ２およびＶＰＰ制御回路１１ａからのオン／オフ制御信号ＶＰＨＰＥＮを受け、これらの制御信号に応じてポンピング動作を行い、ＶＰＰＯ電圧を発生し、ＶＰＰＯ電圧出力端子１０１に出力する。
【００２８】
ＶＰＰ電圧供給回路５０はＶＰＰレベルセンサ１０ａ、ＶＰＰ制御回路１１ａ、ＶＰＰスタンバイポンプ１２ａ、ＶＰＰクランパ／リミッタ１６ａ、ＶＰＰハイパワーポンプ１３ａおよびＶＰＰ緊急時ポンプ１５ａによって構成されている。
【００２９】
ＶＰＰレベルセンサ１０ａはフィードバックされたＶＰＰ電圧出力端子１００のＶＰＰ電圧を受け、ＶＰＰ電圧レベルに応じてＶＰＰ制御回路１１ａに制御信号ＶＰＣを出力する。
ＶＰＰ制御回路１１ａはＶＰＰレベルセンサ１０ａからの制御信号ＶＰＣを受け、それに応じてＶＰＰスタンバイポンプ１２ａ、ＶＰＰクランパ／リミッタ１６ａ、ＶＰＰハイパワーポンプ１３ａおよびＶＰＰ緊急時ポンプ１５ａにそれぞれオン／オフ制御信号ＶＰＳＥＮ，ＶＰＣＬＭＰ，ＶＰＨＰＥＮおよびＶＰＥＭＥＮを出力する。
【００３０】
たとえば、スタンバイ時に、ＶＰＰ制御回路１１ａはアクティブなオン／オフ制御信号ＶＰＳＥＮをＶＰＰスタンバイポンプ１２ａに出力し、メモリアクティブ時に、ＶＰＰ制御回路１１ａはアクティブなオン／オフ制御信号ＶＰＨＰＥＮをＶＰＰハイパワーポンプ１３ａに出力し、緊急時にＶＰＰ制御回路１１ａはアクティブなオン／オフ制御信号ＶＰＥＭＥＮをＶＰＰ緊急時ポンプ１５ａに出力する。
また、ＶＰＰ電圧出力端子１００に出力されたＶＰＰ電圧のレベルが所定の電圧値を越えた場合、ＶＰＰ制御回路１１ａはＶＰＰクランパ／リミッタ１６ａにアクティブなオン／オフ制御信号ＶＰＣＬＭＰを出力し、ＶＰＰクランパ／リミッタ１６ａを動作させ、ポンピング回路によって出力されたＶＰＰ電圧のレベルを所定の範囲内に制限する。
【００３１】
ＶＰＰスタンバイポンプ１２ａはＶＰＰ制御回路１１ａからアクティブなオン／オフ制御信号ＶＰＳＥＮを受けたときポンピング動作を行い、ＶＰＰ電圧を発生し、ＶＰＰ電圧出力端子１００に出力する。
ＶＰＰハイパワーポンプ１３ａはＶＰＰ制御回路１１ａからアクティブなオン／オフ制御信号ＶＰＨＰＥＮを受けたときポンピング動作を行い、ＶＰＰ電圧を発生し、ＶＰＰ電圧出力端子１００に出力する。
ＶＰＰ緊急時ポンプ１５ａはＶＰＰ制御回路１１ａからアクティブなオン／オフ制御信号ＶＰＥＭＥＮを受けたときポンピング動作を行い、ＶＰＰ電圧を発生し、ＶＰＰ電圧出力端子１００に出力する。
ＶＰＰクランパ／リミッタ１６ａはＶＰＰ制御回路１１ａからアクティブオン／オフ制御信号ＶＰＣＬＭＰを受けたとき、電圧クランパ／リミッタとして動作し、ＶＰＰ電圧のレベルを所定の範囲内に制限する。
【００３２】
ＶＰＰＯ電圧供給回路５１はＶＰＰＯレベルセンサ１０ｂ、ＶＰＰＯイネーブル制御回路１７、ＶＰＰＯスタンバイポンプ１２ｂ、ＶＰＰＯクランパ／リミッタ１６ｂ、ＶＰＰＯ緊急時ポンプ２１，２２およびデータ変化によるポンプ回路３０によって構成されている。
【００３３】
ＶＰＰＯレベルセンサ１０ｂはフィードバックされたＶＰＰＯ電圧出力端子１０１のＶＰＰＯ電圧を受け、ＶＰＰＯ電圧レベルに応じて制御信号ＶＰＯＣを発生し、ＶＰＰＯイネーブル制御回路１７およびデータ変化によるポンプ回路３０中のＶＰＰＯ制御回路２０にそれぞれ出力する。
【００３４】
ＶＰＰＯイネーブル制御回路１７はＶＰＰＯレベルセンサ１０ｂからの制御信号ＶＰＯＣを受け、それに応じてポンピングを制御する発振信号ＶＰＯＥＹＯＳＣ，ＶＰＯＥＣＯＳＣを発生し、ＶＰＰＯ緊急時ポンプ２１，２２にそれぞれ出力する。
【００３５】
ＶＰＰＯ緊急時ポンプ２１，２２はＶＰＰＯイネーブル制御回路１７からポンピングを制御する発振信号ＶＰＯＥＹＯＳＣ，ＶＰＯＥＣＯＳＣおよびＶＰＰ制御回路１１ａからのオン／オフ制御信号ＶＰＯＥＥＮを受け、これらの信号に応じてポンピング動作を行い、ＶＰＰＯ電圧を発生し、ＶＰＰＯ電圧出力端子１０１に出力する。
【００３６】
以下、上記のＶＰＰ電圧供給回路およびＶＰＰＯ電圧供給回路の構成に基づき、本実施形態におけるこれらの回路の動作について説明する。
ＶＰＰ電圧供給回路５０において、ＶＰＰレベルセンサ１０ａによってＶＰＰ電圧出力端子１００に出力されたＶＰＰ電圧のレベルが検出され、ＶＰＰ電圧のレベルに応じて制御信号ＶＰＣが発生され、ＶＰＰ制御回路１１ａに入力される。
【００３７】
ＶＰＰ制御回路１１ａがＶＰＰレベルセンサ１０ａからの制御信号ＶＰＣを受け、この制御信号ＶＰＣに応じてＶＰＰスタンバイポンプ１２ａ、ＶＰＰハイパワーポンプ１３ａ、ＶＰＰ緊急時ポンプ１５ａおよびＶＰＰクランパ／リミッタ１６ａにそれぞれオン／オフ制御信号が出力される。
【００３８】
なお、ＶＰＰレベルセンサ１０ａ、ＶＰＰ制御回路１１ａは外部回路からの制御信号ＲＡＳ１，ＩＳＹＳＥ２などを受け、これらの制御信号に制御される。たとえば、システム初期化イネーブル信号ＩＳＹＳＥ２がアクティブ状態に設定されたとき、ＶＰＰレベルセンサ１０ａおよびＶＰＰ制御回路１１ａが初期化される。
【００３９】
ＶＰＰスタンバイポンプ１２ａ、ＶＰＰハイパワーポンプ１３ａ、ＶＰＰ緊急時ポンプ１５ａによって構成されたポンピング回路がＶＰＰ制御回路１１ａからのオン／オフ制御信号によって制御され、それぞれの制御信号に応じて、所定のポンピング回路が動作し、ＶＰＰ電圧が発生され、ＶＰＰ電圧出力端子１００に出力される。
また、ポンピング回路によって発生されたＶＰＰ電圧のレベルが所定値を越えたとき、ＶＰＰ制御回路１１ａからの制御信号ＶＰＣＬＭＰによってＶＰＰクランパ／リミッタ１６ａが動作し、ＶＰＰ電圧のレベルが所定の範囲内に制限される。
なお、これらのポンピング回路およびクランパ／リミッタは外部回路からの制御信号ＶＢＨＬＯＳＣＥ２，ＲＡＳ１などを受け、これらの制御信号によってそれぞれの動作が制御される。
【００４０】
一方、ＶＰＰＯ電圧供給回路においては、ＶＰＰＯレベルセンサ１０ｂによってＶＰＰＯ電圧出力端子１０１に出力されたＶＰＰＯ電圧のレベルが検出され、ＶＰＰＯ電圧のレベルに応じてＶＰＰＯ制御信号ＶＰＯＣが発生され、ＶＰＰＯイネーブル制御回路１７およびＶＰＰＯ制御回路２０にそれぞれ入力される。
【００４１】
ＶＰＰＯイネーブル制御回路１７によってポンピングを制御する発振信号ＶＰＯＥＹＯＳＣ，ＶＰＯＥＣＯＳＣが発生され、それぞれＶＰＰＯ緊急時ポンプ２１、２２に出力される。そして、ＶＰＰＯ緊急時ポンプ２１、２２がＶＰＰ制御回路１１ａからのオン／オフ制御信号ＶＰＯＥＥＮを受け、さらにＶＰＰＯイネーブル制御回路１７からのポンピングを制御する発振信号ＶＰＯＥＹＯＳＣ，ＶＰＯＥＣＯＳＣを受け、緊急時に動作し、ＶＰＰＯ電圧が発生され、ＶＰＰＯ電圧出力端子１０１に出力される。
なお、ＶＰＰＯイネーブル制御回路１７が外部回路からのクロック信号ＲＣＰ，制御信号ＩＳＹＳＥ３などを受け、これらの制御信号によって動作が制御される。たとえば、クロック信号ＲＣＰによって動作のタイミングが制御され、システム初期化イネーブル信号ＩＳＹＳＥ３がアクティブ状態に設定されたとき初期化される。
【００４２】
データ変化によるポンプ回路３０においては、Ｙデータ変化検出回路１８およびＣデータ変化検出回路１９によって、データを構成する二種類の信号、すなわち、ＹデータおよびＣデータの変化が検出され、これらのデータの変化が検出されたとき、それぞれのデータの変化を示すＹデータ変化信号ＹＤＴＤとＣデータ変化信号ＣＤＴＤが発生され、ＶＰＰＯ制御回路２０に入力される。
【００４３】
ＶＰＰＯ制御回路２０によって、ＶＰＰＯレベルセンサ１０ｂおよびＹデータ変化検出回路１８、Ｃデータ変化検出回路１９からの制御信号に応じてポンピングを制御する発振信号ＶＰＲＯＳＣ１，ＶＰＲＯＳＣ２が発生され、ＶＰＰＯハイパワーポンプ２３、２４にそれぞれ入力される。
なお、ＶＰＰＯ制御回路２０は回路からのクロック信号ＲＣＰおよび制御信号ＩＳＹＳＥ３によって、動作が制御される。たとえば、クロック信号ＲＣＰによって、動作がタイミングが制御され、システム初期化イネーブル信号ＩＳＹＳＥ３がアクティブ状態に設定されたとき初期化される。
【００４４】
ＶＰＰＯハイパワーポンプ２３、２４によって、ＶＰＰＯ制御回路２０からのポンピングを制御する発振信号ＶＰＲＯＳＣ１，ＶＰＲＯＳＣ２およびＶＰＰ制御回路１１ａからのオン／オフ制御信号ＶＰＨＰＥＮに応じて、ＶＰＰＯ電圧が発生され、ＶＰＰＯ電圧出力端子１０１に出力される。
【００４５】
上述したように、ＶＰＰ電圧供給回路５０およびＶＰＰＯ電圧供給回路５１によって、ＶＰＰ電圧およびＶＰＰＯ電圧がそれぞれ発生され、ＶＰＰ電圧出力端子１００およびＶＰＰＯ電圧出力端子１０１に出力される。さらに、ＶＰＰＯ電圧供給回路５１の中にデータ変化によるポンプ回路３０が設けられ、データの変化が検出されたときのみに、ＶＰＰＯ電圧を発生するポンピング回路２３、２４が動作し、ＶＰＰＯ電圧が発生され、出力される。この結果、データの変化に応じてＶＰＰＯが発生され、データのアウトプット部にＶＰＰＯ電圧が供給されるので、データのアウトプットドライバなどの出力部に無駄な電力の消費が抑えられる。
【００４６】
図２は本実施形態におけるＹデータ変化検出回路（ＶＰＹＤＴＤ）１８、Ｃデータ変化検出回路（ＶＰＣＤＴＤ）１９およびＶＰＰＯ制御回路（ＶＰＲＯＳＣ）２０の構成を示す回路図である。
図２において、ＹＣＭＰ０〜ＹＣＭＰ７、ＣＣＭＰ０〜ＣＣＭＰ７はエクスクルーシブ・オア（Ｅｘ．ＯＲ）回路によって構成された比較回路、ＹＤＬＹ０〜ＹＤＬＹ７、ＣＤＬＹ０〜ＣＤＬＹ７はＤフリップフロップによって構成された遅延回路、ＯＲＧはオア回路、ＴＦＦはＴフリップフロップをそれぞれ示している。
【００４７】
なお、図２に示すように、本実施形態においては、データがＹデータとＣデータの属性の異なる２種類の信号から構成され、それぞれのデータが８ビットを有する。
さらに、８ビットのＹデータはＹデータ変化検出回路１８の入力端子ＹＤＯ＿０〜ＹＤＯ＿７に入力され、８ビットのＣデータはＣデータ変化検出回路１９の入力端子ＣＤＯ＿０〜ＣＤＯ＿７にそれぞれ入力される。
【００４８】
入力されたＹデータおよびＣデータのデータがエクスクルーシブ・オア回路によって構成された比較回路ＹＣＭＰ０〜ＹＣＭＰ７、ＣＣＭＰ０〜ＣＣＭＰ７の一方の入力端子に入力され、さらにＤフリップフロップによって構成された遅延回路ＹＤＬＹ０〜ＹＤＬＹ７、ＣＤＬＹ０〜ＣＤＬＹ７を介して比較回路ＹＣＭＰ０〜ＹＣＭＰ７、ＣＣＭＰ０〜ＣＣＭＰ７のもう一方の入力端子に入力される。
なお、これらの遅延回路ＹＤＬＹ０〜ＹＤＬＹ７、ＣＤＬＹ０〜ＣＤＬＹ７の遅延タイミングはリード系のクロック信号ＲＣＰによって制御される。
【００４９】
比較回路ＹＣＭ５０〜ＹＣＭＰ７、ＣＣＭＰ０〜ＣＣＭＰ７の出力信号ＹＤＴＤ０〜ＹＤＴＤ７およびＣＤＴＤ０〜ＣＤＴＤ７はオア回路ＯＲＧの入力端子に入力され、オア回路ＯＲＧの出力端子がＴフリップフロップＴＦＦのＴ入力端子に接続されている。ＴフリップフロップＴＦＦの出力端子にポンピングを制御する発振信号ＶＰＲＯＳＣ１，ＶＰＲＯＳＣ２がそれぞれ出力される。
なお、ＴフリップフロップＴＦＦの動作タイミングもクロック信号ＲＣＰによって制御される。
【００５０】
図２に示すように、Ｙデータ変化検出回路１８において、Ｙデータの各ビットと遅延回路ＹＤＬＹ０〜ＹＤＬＹ７によってクロック信号ＲＣＰの１周期分遅延された前回のＹデータの各ビットとがそれぞれ比較回路ＹＣＭＰ０〜ＹＣＭＰ７に入力され、エクスクルーシブ・オア回路によって構成された比較回路ＹＣＭＰ０〜ＹＣＭＰ７によって比較される。
Ｙデータの変化がある場合、所定の比較回路ＹＣＭＰｘ（ｘ＝０，１，…，７）の出力端子にハイレベルの信号ＹＤＴＤｘが出力される。
一方、Ｙデータの変化がない場合、比較回路ＹＣＭＰ０〜ＹＣＭＰ７はローレベルの信号ＹＤＴＤ０〜ＹＤＴＤ７が出力される。
【００５１】
Ｃデータ変化検出回路１９において、Ｃデータの各ビットと遅延回路ＣＤＬＹ０〜ＣＤＬＹ７によってクロック信号ＲＣＰ１周期分遅延された前回のＣデータの各ビットとがそれぞれ比較回路ＣＣＭＰ０〜ＣＣＭＰ７に入力され、エクスクルーシブ・オア回路によって構成された比較回路ＹＣＭＰ０〜ＹＣＭＰ７によって比較される。
Ｃデータの変化がある場合、所定の比較回路ＣＣＭＰｘ（ｘ＝０，１，…，７）の出力端子にハイレベルの信号ＣＤＴＤｘが出力される。
一方、Ｃデータの変化がない場合、比較回路ＣＣＭＰ０〜ＣＣＭＰ７はローレベルの信号ＣＤＴＤ０〜ＣＤＴＤ７が出力される。
【００５２】
ＶＰＰＯ制御回路２０において、比較回路ＹＣＭＰ０〜ＹＣＭＰ７、ＣＣＭＰ０〜ＣＣＭＰ７によって出力された信号がオア回路ＯＲＧの入力端子に入力され、ＹデータまたはＣデータに変化がある場合、オア回路ＯＲＧの出力端子にハイレベルの信号が出力され、ＴフリップフロップＴＦＦのＴ入力端子に入力されるので、ＴフリップフロップＴＦＦの出力端子にハイレベルとローレベルを相互にとるポンピングを制御する発振信号ＶＰＲＯＳＣ１，ＶＰＲＯＳＣ２が出力されるので、ＶＰＰＯハイパワーポンプ２３，２４が動作し、ＶＰＰＯ電圧が発生され、アウトプットドライバにＶＰＰＯ電圧が供給される。
【００５３】
一方、ＹデータとＣデータに変化がない場合、オア回路ＯＲＧの出力端子にローレベルの信号が出力され、ＴフリップフロップＴＦＦのＴ入力端子に入力されるので、ＴフリップフロップＴＦＦの出力信号レベルが保持されるので、ＶＰＰＯハイパワーポンプ２３，２４が動作せず、アウトプットドライバにＶＰＰＯ電圧が供給されることなく、無駄な電力の消費が抑えられる。
【００５４】
図３がデータ変化によるポンプ回路３０における動作のタイミングを示すタイミングチャートである。
図示のように、クロック信号ＲＣＰはハイレベルとローレベルを相互にとる信号である。そして、Ｙ信号変化検出回路１８に入力された、たとえば、８ビットのＹデータまたはＣ信号変化検出回路１９に入力された、たとえば、８ビットのＣデータのあるデータＹＤＯ＿ｘあるいはＣＤＯ＿ｘが変化したとき、Ｙ信号変化検出回路１８またはＣ信号変化検出回路１９の出力信号ＹＤＴＤｘまたはＣＤＴＤｘがハイレベルとなる。
【００５５】
ＶＰＰＯ制御回路２０において、オア回路ＯＲＧによってハイレベルの信号が出力され、ＴフリップフロップＴＦＦのＴ端子に入力される結果、図３に示すように、クロック信号ＲＣＰの次回の立ち上がりエッジで、ＴフリップフロップＴＦＦの出力信号が反転される。
【００５６】
一方、ＹデータおよびＣデータが変化しないとき、Ｙ信号変化検出回路１８およびＣ信号変化検出回路１９によってローレベルの信号が出力される。
そして、ＶＰＰＯ制御回路２０において、オア回路ＯＲＧによってローレベルの信号が出力され、ＴフリップフロップＴＦＦのＴ端子に入力される。その結果、ＴフリップフロップＴＦＦの出力信号レベルが一定に保持される。
【００５７】
ＴフリップフロップＴＦＦの出力信号および反転出力信号がポンピングを制御する発振信号ＶＰＲＯＳＣ１，ＶＰＲＯＳＣ２としてＶＰＰＯハイパワーポンプ２３，２４に入力されるので、ポンピングを制御する発振信号ＶＰＲＯＳＣ１の立ち上がりエッジでＶＰＰＯハイパワーポンプ（ＶＰＯＨＰＭＰ−１）２３がポンピング動作が行われ、ＶＰＰＯ電圧が発生される。また、ポンピングを制御する発振信号ＶＰＲＯＳＣ２の立ち上がりエッジでＶＰＰＯハイパワーポンプ（ＶＰＯＨＰＭＰ−２）２４がポンピング動作が行われ、ＶＰＰＯ電圧が発生される。
【００５８】
図４はチャージポンプ回路によって構成されたＶＰＰＯハイパワーポンプ２３，２４の構成を示す回路図である。なお、ＶＰＰＯハイパワーポンプ２３とＶＰＰＯハイパワーポンプ２４とが同様な構成を有するので、図４はその一つ、たとえば、ＶＰＰＯハイパワーポンプ（ＶＰＯＨＭＰＭ−１）２３の回路図のみを示している。
【００５９】
図４において、１は電源電圧ＶCC供給線、２は接地線、２００はポンピングを制御する発振信号ＶＰＲＯＳＣ１の入力端子、２０１はオン／オフ制御信号ＶＰＨＰＥＮの入力端子、２０２はナンド（ＮＡＮＤ）回路、２０３，２０４はインバータ、２０５，２０６は遅延回路で、たとえば、１ナノ秒（１ｎｓ）の遅延時間を提供する遅延回路、２０７はインバータ、２０８はノア（ＮＯＲ）回路、２０９はＮＡＮＤ回路、２１０，２１１，…，２１５はインバータ、Ｄ1 ，Ｄ2 ，Ｄ3 はダイオード、Ｃ1 ，Ｃ2 ，Ｃ3 ，Ｃ4 はキャパシタ、ＳＷ1 ，ＳＷ2 ，ＳＷ3 ，ＳＷ4 はスイッチ回路、ＮＴ1 ，ＮＴ2 ，…，ＮＴ8 はｎＭＯＳトランジスタ、２２０は出力端子をそれぞれ示している。
【００６０】
ポンピングを制御する発振信号ＶＰＲＯＳＣ１の入力端子２００およびオン／オフ制御信号ＶＰＨＰＥＮの入力端子２０１がそれぞれＮＡＮＤ回路２０２の入力端子に接続され、ＮＡＮＤ回路２０２の出力端子とインバータ２０３の入力端子とが接続されている。
【００６１】
インバータ２０３の出力端子であるノードＮＤ1 がインバータ２０４の入力端子に接続され、インバータ２０４の出力端子が遅延回路２０５の入力端子に接続され、遅延回路２０５の出力端子が遅延回路２０６の入力端子に接続され、これらの接続点によってノードＮＤ2 が構成される。
遅延回路２０６の出力端子がインバータ２０７を介して、ノードＮＤ3 に接続されている。
【００６２】
ＮＯＲ回路２０８の入力端子がそれぞれノードＮＤ1 とノードＮＤ3 に接続され、ＮＯＲ回路２０８の出力端子がノードＮＤ4 に接続されている。
ダイオードＤ1 のカソードがノードＮＤ4 に接続され、アノードが接地されている。また、キャパシタＣ1 の一方の端子がノードＮＤ4 に接続され、他方の端子がノードＮＤ5 に接続されている。
【００６３】
ｎＭＯＳトランジスタＮＴ1 のゲート電極とドレイン電極が電源電圧ＶCCの供給線１に接続され、ソース電極がノードＮＤ5 に接続されている。ｎＭＯＳトランジスタＮＴ2 ，ＮＴ3 ，ＮＴ4 のゲート電極とソース電極が接続され、これらのｎＭＯＳトランジスタが電源電圧ＶCCの供給線１とノードＮＤ5 との間に直列に接続されている。
【００６４】
ＮＡＮＤ回路２０９の入力端子がそれぞれノードＮＤ1 とノードＮＤ3 に接続され、ＮＡＮＤ回路２０９の出力端子がインバータ２１０を介して、ノードＮＤ6 に接続されている。
ダイオードＤ2 のカソードがノードＮＤ6 に接続され、アノードが接地されている。また、キャパシタＣ2 の一方の端子がノードＮＤ6 に接続され、他方の端子がノードＮＤ7 に接続されている。
【００６５】
ｎＭＯＳトランジスタＮＴ6 のゲート電極がノードＮＤ5 に接続され、ドレイン電極が電源電圧ＶCCの供給線１に接続され、ソース電極がノードＮＤ7 に接続されている。
【００６６】
インバータ２１１，２１２，…，２１５がノードＮＤ2 とノードＮＤ8 との間に直列に接続されている。
ダイオードＤ3 のカソードがノードＮＤ8 に接続され、アノードが接地されている。キャパシタＣ3 の一方の端子がノードＮＤ8 に接続され、他方の端子がノードＮＤ9 に接続されている。キャパシタＣ4 の一方の端子がノードＮＤ8 に接続され、他方の端子がノードＮＤ10に接続されている。
また、ノードＮＤ8 とノードＮＤ9 との間に、スイッチ回路ＳＷ1 が接続され、ノードＮＤ8 とノードＮＤ10との間に、スイッチ回路ＳＷ2 が接続されている。
【００６７】
さらにノードＮＤ9 がスイッチ回路ＳＷ3 を介して、ノードＮＤ11に接続され、ノードＮＤ10がスイッチ回路ＳＷ4 を介して、ノードＮＤ11に接続されている。
【００６８】
ｎＭＯＳトランジスタＮＴ5 のゲート電極がノードＮＤ5 に接続され、ドレイン電極が電源電圧ＶCCの供給線１に接続され、ソース電極がノードＮＤ11に接続されている。
ｎＭＯＳトランジスタＮＴ7 のゲート電極が出力端子２２０に接続され、ドレイン電極がノードＮＤ7 に接続され、ソース電極がノードＮＤ11に接続されている。
ｎＭＯＳトランジスタＮＴ8 のゲート電極がノードＮＤ7 に接続され、ドレイン電極がノードＮＤ11に接続され、ソース電極が出力端子２２０に接続されている。
【００６９】
また、本回路においては、スイッチ回路ＳＷ1 が非導通状態にあり、スイッチ回路ＳＷ2 が導通状態となっているので、キャパシタＣ4 がバイパスされ、機能せず、キャパシタＣ3 が機能する。また、スイッチ回路ＳＷ3 が導通状態にあり、スイッチ回路ＳＷ4 が非導通状態にあるので、ノードＮＤ10とノードＮＤ11が絶縁されており、ノードＮＤ9 とノードＮＤ11が導通されている。
なお、ここでスイッチ回路ＳＷ2 を非導通状態に設定し、スイッチ回路ＳＷ4 を導通状態に設定することによって、ノードＮＤ8 とノードＮＤ11との間に、キャパシタＣ3 とキャパシタＣ4 とが並列に接続され、本チャージポンプ回路のポンピング能力をさらに高めることができる。
【００７０】
以下、上記の回路構成に基づき、ハイパワーポンプ２３の動作について説明する。
オン／オフ制御信号ＶＰＨＰＥＮの入力端子にハイレベルの信号が入力されているとき、ポンピングを制御する発振信号ＶＰＲＯＳＣ１の入力端子２００に入力された信号がＮＡＮＤ回路２０２を介して、内部回路に転送される。
一方、オン／オフ制御信号ＶＰＨＰＥＮの入力端子にローレベルの信号が入力されているとき、ポンピングを制御する発振信号ＶＰＲＯＳＣ１の入力端子２００に入力された信号が内部回路に転送されず、ハイパワーポンプ２３の動作が停１される。すなわち、オン／オフ制御信号ＶＰＨＰＥＮがハイレベルでアクティブ状態となる。
【００７１】
データの変化が検出されていない場合に、入力端子２００に入力されたポンピングを制御する発振信号ＶＰＲＯＳＣ１が一定のレベルに保持されたままで、オン／オフ制御信号ＶＰＨＰＥＮがローレベルに保持されているとき、ノードＮＤ4 がハイレベル、ＮＤ6 およびＮＤ8 がローレベルに保持される。
【００７２】
オン／オフ制御信号ＶＰＨＰＥＮがハイレベルであってデータの変化が検出された場合には、入力端子２００に入力されたポンピングを制御する発振信号ＶＰＲＯＳＣ１がハイレベルとローレベルを相互的にとる発振信号となる。この入力信号がＮＡＮＤ回路２０２、インバータ２０３を介して、ノードＮＤ1 に入力される。
【００７３】
ノードＮＤ1 の信号がインバータ２０４によって反転され、さらに遅延回路２０５によって所定の遅延時間が経た後、ノードＮＤ2 に入力される。
ノードＮＤ2 の信号が遅延回路２０６によってさらに遅延された後、インバータ２０７によって反転され、ノードＮＤ3 に入力される。
これによって、入力端子２００に入力された信号と同相の信号がノードＮＤ1 に入力され、ノードＮＤ2 にはノードＮＤ1 の反転信号の遅延信号が入力される。ノードＮＤ3 にはノードＮＤ2 の反転信号の遅延信号が入力される。
【００７４】
また、ノードＮＤ2 の信号がインバータ２１１〜２１５を介して、ノードＮＤ8 に入力されるので、ノードＮＤ8 の信号はノードＮＤ2 の反転信号に一定の遅延時間が与えられた信号となる。すなわち、ノードＮＤ8 の信号はノードＮＤ1 の信号に一定の遅延時間を与えた信号である。
【００７５】
ＮＯＲ回路２０８の入力端子にノードＮＤ1 およびノードＮＤ3 の信号がそれぞれ入力され、また、ＮＡＮＤ回路２０９の入力端子にノードＮＤ1 およびノードＮＤ3 の信号がそれぞれ入力される。この結果、ノードＮＤ1 とノードＮＤ3 がともにローレベルのとき、ＮＯＲ回路２０８、すなわちノードＮＤ4 にハイレベルの信号が入力され、それ以外のときに、ノードＮＤ4 にローレベルの信号が入力される。また、ノードＮＤ1 とノードＮＤ3 の信号がともにハイレベルのとき、ノードＮＤ6 にハイレベルの信号が入力され、それ以外のとき、ノードＮＤ6 にローレベルの信号が入力される。
【００７６】
ノードＮＤ4 がローレベルに保持されているとき、ノードＮＤ5 がＶCC以上の電圧であると、キャパシタＣ1 がｎＭＯＳトランジスタＮＴ1 によって、（ＶCC−Ｖth）までにチャージされ、ノードＮＤ6 がローレベルに保持されているときノードＮＤ5 がＶCC以上の電圧であると、キャパシタＣ2 がｎＭＯＳトランジスタＮＴ6 によって電源電圧ＶCCのレベルにチャージされる。なお、ここで、ＶthはｎＭＯＳトランジスタＮＴ1 のしきい値電圧を示す。
また、ノードＮＤ8 がローレベルに保持されているとき、ノードＮＤ5 がＶCC以上の電圧であると、キャパシタＣ3 がｎＭＯＳトランジスタＮＴ5 によって電源電圧ＶCCのレベルにチャージされる。
【００７７】
上述したように、ノードＮＤ4 とノードＮＤ6 が相互にハイレベルとローレベルをとり、それぞれのノードに接続されたキャパシタＣ1 およびＣ2 が相互にチャージされる。また、ノードＮＤ8 のレベルに応じて、キャパシタＣ3 もｎＭＯＳトランジスタＮＴ5 を介してチャージされる。
【００７８】
たとえば、ノードＮＤ8 がローレベルのとき、キャパシタＣ3 が電源電圧ＶCCレベルまでにチャージされ、その後、ノードＮＤ8 がハイレベル、たとえば、電源電圧ＶCCレベルまでに上昇したとき、キャパシタＣ3 によって、ノードＮＤ11が電源電圧ＶCCの倍のレベルまで昇圧される。そして、ノードＮＤ7 がキャパシタＣ2 によって昇圧され、電源電圧ＶCCの倍のレベルまでに達すると、ｎＭＯＳトランジスタＮＴ8 が導通状態となり、ノードＮＤ11の高電圧が出力端子２２０に出力される。
そして、ノードＮＤ6 のレベルがローレベルに下がったとき、ノードＮＤ7 のレベルも下がり、キャパシタＣ2 がｎＭＯＳトランジスタＮＴ6 を介して電源電圧ＶCCレベルにチャージされ、ノードＮＤ7 が電源電圧ＶCCレベルに戻るので、ｎＭＯＳトランジスタＮＴ8 が非導通状態となり、ノードＮＤ11と出力端子２２０が絶縁状態となる。また、ノードＮＤ6 が下がると同期に、ノードＮＤ8 のレベルも下がるので、キャパシタＣ3 がｎＭＯＳトランジスタＮＴ5 を介して電源電圧ＶCCレベルにチャージされ、ノードＮＤ11が電源電圧ＶCCレベルに戻る。
【００７９】
このように、ＶＰＰＯハイパワーポンプ２３において、ポンピングを制御する発振信号ＶＰＲＯＳＣ１信号入力端子２００に発振信号が入力されたとき、入力信号の立ち上がりエッジに同期して、ポンピング動作が行われ、出力端子２２０に高電圧が出力され、そして、入力信号の立ち下がりエッジに同期して、出力端子２２０への高電圧の出力が停止される。
【００８０】
出力端子２２０が図１に示すＶＰＰＯ電圧出力端子１０１に接続され、メモリのアウトプット部へ高電圧のＶＰＰＯ電圧を提供する。
【００８１】
以上説明したように、本実施形態によれば、電圧供給回路を内部メモリ用ＶＰＰ電圧供給回路とアウトプット部用ＶＰＰＯ電圧供給回路とに分割し、ＶＰＰＯ電圧供給回路５１にデータ変化によるポンプ回路３０を設け、データ変化が検出されたときのみに、それを示すデータ変化信号ＹＤＴＤ，ＣＤＴＤをＶＰＰＯ制御回路２０に出力し、ポンピングを制御する発振信号ＶＰＲＯＳＣ１，ＶＰＲＯＳＣ２を発生し、ＶＰＰＯハイパワーポンプ２３，２４に出力し、これらポンピング回路によって高電圧のＶＰＰＯ電圧を発生し、ＶＰＰＯ電圧出力端子１０１に出力するので、データの変化が検出されたときのみにデータ出力部にＶＰＰＯ電圧を供給し、無駄な電力消費が抑えられる。
【００８２】
第２実施形態
図５は、本発明に係る電圧供給回路の第２の実施形態を示す回路図であり、データ変化検出回路の回路図である。
図５において、ＤＴ0 〜ＤＴX はデータ入力端子、ＤＬＹ0 〜ＤＬＹX は遅延回路、ＤＣＭＰ0 〜ＤＣＭＰX はエクスクルーシブ・オア回路によって構成された比較回路、ＮＴＲ0 〜ＮＴＲX はｎＭＯＳトランジスタ、Ｒは負荷抵抗、ＢＡＭＰは出力増幅器、ＴOUT は出力端子をそれぞれ示している。
【００８３】
本第２の実施形態においては、データ変化の検出は、すべてのデータのビットの論理和をとることせずに、ビットを分割して制御する。
図示のように、ｘ＋１ビットのデータがデータ入力端子ＤＴ0 〜ＤＴX に入力され、入力されたデータがそれぞれ遅延回路ＤＬＹ0 〜ＤＬＹX を介して、元のデータとともに比較回路ＤＣＭＰ０〜ＤＣＭＰX に入力される。
【００８４】
遅延回路ＤＬＹ0 〜ＤＬＹX の出力端子がｎＭＯＳトランジスタＮＴＲ0 〜ＮＴＲX のゲート電極にそれぞれ接続され、ｎＭＯＳトランジスタＮＴＲ0 〜ＮＴＲX のドレイン電極が共通接続され、これらの接続点によってノードＮＤ1 が構成され、さらにノードＮＤ1 が抵抗Ｒ1 を介して電源電圧ＶCCの供給線１に接続されている。
ｎＭＯＳトランジスタＮＴＲ0 〜ＮＴＲX のソース電極は接地され、ノードＮＤ1 が増幅器ＢＡＭＰを介して出力端子ＴOUT に接続されている。
【００８５】
遅延回路ＤＬＹ0 〜ＤＬＹX によって、入力されたデータがクロック信号１周期分遅延され、出力されるので、現在の入力データとクロック信号１周期分前の入力データとが比較され、データの変化がある場合、比較回路の出力端子にハイレベルの信号が出力され、データの変化がない場合、比較回路の出力端子にローレベルの信号が出力される。
【００８６】
図５に示す回路において、データのビットが変化した場合、それに応じてｎＭＯＳトランジスタＮＴＲ0 〜ＮＴＲX の内所定のトランジスタが導通状態となり、導通状態にあるｎＭＯＳトランジスタに導通電流が流れるので、入力されたデータの内、変化したデータのビット数に応じて、抵抗Ｒに流れる電流値が決まり、ノードＮＤ1 の電圧も決まる。
【００８７】
ノードＮＤ1 の電圧が増幅器ＢＡＭＰを介して出力端子ＴOUT に出力され、ポンプ回路の制御信号として、ポンプ回路に入力される。そして、ポンプ回路がこの制御信号に応じてポンピング動作が行い、ＶＰＰＯ電圧を発生し、データ出力部に供給する。
【００８８】
このように、データが変化したビット数に応じて、ポンプ回路に入力された制御信号のレベルが変化するので、必要な電荷のチャージ量に応じて、ＶＰＰＯ電圧がデータ出力部に供給され、アウトプット部の消費電力がさらに抑えられる。
【００８９】
【発明の効果】
以上説明したように、本発明の電圧供給回路によれば、大容量なメモリ装置におけるデータ出力部の消費電力を低減することができ、ＩＣチップサイズの増加を抑制できる利点がある。
【図面の簡単な説明】
【図１】本発明に係る電圧供給回路の第１実施形態を示す回路図である。
【図２】データ変化検出回路の回路図である。
【図３】データ変化によるポンプ回路のフローチャートである。
【図４】ハイパワーポンプ回路の回路図である。
【図５】本発明に係る電圧供給回路の第２の実施形態を示す回路図である。
【図６】フィルードメモリの概念図である。
【図７】フィルードメモリの構成を示すブロック図である。
【図８】従来の電圧供給回路の構成を示すブロック図である。
【符号の説明】
１…電源電圧ＶCC供給線
２…接地線
１０，１０ａ…ＶＰＰレベルセンサ
１０ｂ…ＶＰＰＯレベルセンサ
１１，１１ａ…ＶＰＰ制御回路
１１ｂ…ＶＰＰＯ制御回路
１２，１２ａ…ＶＰＰスタンバイポンプ
１２ｂ…ＶＰＰＯスタンバイポンプ
１３，１３ａ…ＶＰＰハイパワーポンプ
１３ｂ…ＶＰＰＯハイパワーポンプ
１４…ＡＴＤポンプ
１５…ＤＦＴポンプ
１６，１６ａ…ＶＰＰクランパ／リミッタ
１６ｂ…ＶＰＰＯクランパ／リミッタ
１７…ＶＰＰＯイネーブル制御回路
１８…Ｙデータ変化検出回路
１９…Ｃデータ変化検出回路
２０…ＶＰＰＯ制御回路
２１，２２…ＶＰＰＯ緊急時ポンプ
２３，２４…ＶＰＰＯハイパワーポンプ
３０…データ変化によるポンプ回路
５０、５０ａ…ＶＰＰ電圧供給回路
５１…ＶＰＰＯ電圧供給回路
６０…メモリアレイ
６１…ライト用アドレスポインタ
６２…ライト用データレジスタ
６３…リード用アドレスポインタ
６４…リード用データレジスタ
６５…ライト／リード／リフレッシュ制御回路
６６…リフレッシュタイマ
８０…フィルードメモリ
１００…ＶＰＰ電圧出力端子
１０１…ＶＰＰＯ電圧出力端子
２００…発振信号入力端子
２０１…オン／オフ制御信号ＶＰＨＰＥＮの入力端子
２０２，２０９…ＮＡＮＤ回路
２０３，２０４，２０７，２１０〜２１５…インバータ
２０５，２０６…遅延回路
２０８…ＮＯＲ回路
２２０…出力端子
ＹＣＭＰ０〜ＹＣＭＰ７，ＣＣＭＰ０〜ＣＣＭＰ７，ＤＣＭＰ0 〜ＤＣＭＰX …比較回路
ＹＤＬＹ０〜ＹＤＬＹ７，ＣＤＬＹ０〜ＣＤＬＹ７，ＤＬＹ0 〜ＤＬＹX …遅延回路
ＯＲＧ…オア回路
ＴＦＦ…Ｔフリップフロップ
Ｄ1 ，Ｄ2 ，Ｄ3 …ダイオード
Ｃ1 ，Ｃ2 ，Ｃ3 ，Ｃ4 …キャパシタ
ＳＷ1 ，ＳＷ2 ，ＳＷ3 ，ＳＷ4 …スイッチ回路
ＮＴ1 ，ＮＴ2 〜ＮＴ8 …ｎＭＯＳトランジスタ
ＹＤＯ＿０〜ＹＤＯ＿７，ＣＤＯ＿０〜ＣＤＯ＿７，ＤＴ0 〜ＤＴX …データ入力端子
ＮＴＲ0 〜ＮＴＲX …ｎＭＯＳトランジスタ
Ｒ…抵抗
ＢＡＭＰ…出力増幅器
ＴOUT …出力端子
ＶCC…電源電圧
ＧＮＤ…接地電位
Claims (1)
- データ出力系にデータ出力用駆動電圧を供給する電圧供給回路であって、
上記データ出力系への入力データの変化の有無を検出し、データの変化があった場合にデータ変化検出信号を出力するデータ変化検出手段と、
上記データ変化検出信号を受け、上記データ出力系へのデータ出力用駆動電圧を発生して上記データ出力系に供給する電圧発生手段と、を有し、
上記データ変化検出手段はデータを構成するビット中の変化したビットの数に対応した内容の上記データ変化検出信号を出力し、
上記電圧発手段は上記データ変化検出信号の内容に対応したレベルの電圧を供給する
電圧供給回路。
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