JPS61210596A - 磁気バブルメモリ装置 - Google Patents
磁気バブルメモリ装置Info
- Publication number
- JPS61210596A JPS61210596A JP60050407A JP5040785A JPS61210596A JP S61210596 A JPS61210596 A JP S61210596A JP 60050407 A JP60050407 A JP 60050407A JP 5040785 A JP5040785 A JP 5040785A JP S61210596 A JPS61210596 A JP S61210596A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- memory device
- magnetic bubble
- bubble memory
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は磁気バブルメモリ装置に係わシ、特に所定の電
源電圧よりも高い電圧を得るためのチャージポンプ回路
に関するものである。
源電圧よりも高い電圧を得るためのチャージポンプ回路
に関するものである。
第１図は磁気パズルメモリ装置に用いられているチャー
ジポンプ回路を示す図であり、複数の直流電源から昇圧
電圧を得る回路である。同図において、第１の電源電圧
ｖ１ と接地との間には入力端子１に印加されるクロッ
ク信号Ｓによジオン・オフする第１のＭＯ３ＦＥＴ２と
第２のＭＯ８Ｆ’ＥＴ３とが直列接続され、その接続中
点Ｐには第１のコンデンサ４が接続され、この第１のコ
ンデンサ４の他端側には第２の電源電圧Ｖ、との間に第
１のダイオード５が、また出力端子６との間に第２のダ
イオード７がそれぞれ接続されている。また、出力端子
６には接地との間に第２のコンデンサ８が、入力端子１
には第１の電源電圧Ｖ、との間に抵抗９がそれぞれ接続
されている。
ジポンプ回路を示す図であり、複数の直流電源から昇圧
電圧を得る回路である。同図において、第１の電源電圧
ｖ１ と接地との間には入力端子１に印加されるクロッ
ク信号Ｓによジオン・オフする第１のＭＯ３ＦＥＴ２と
第２のＭＯ８Ｆ’ＥＴ３とが直列接続され、その接続中
点Ｐには第１のコンデンサ４が接続され、この第１のコ
ンデンサ４の他端側には第２の電源電圧Ｖ、との間に第
１のダイオード５が、また出力端子６との間に第２のダ
イオード７がそれぞれ接続されている。また、出力端子
６には接地との間に第２のコンデンサ８が、入力端子１
には第１の電源電圧Ｖ、との間に抵抗９がそれぞれ接続
されている。
このような構成において、入力端子１にクロック信号が
印加されると、第１のコンデンサ４に充放電が生じ、出
力端子６には、 ＹｏｕＴ＝Ｖ、 ＋ Ｖ２−２ＶＤ ただし、ｖＤ：ダイオード５．７の順方向電圧である。
印加されると、第１のコンデンサ４に充放電が生じ、出
力端子６には、 ＹｏｕＴ＝Ｖ、 ＋ Ｖ２−２ＶＤ ただし、ｖＤ：ダイオード５．７の順方向電圧である。
の高電位を得ることができる。例えばＶ、＝５Ｖ。
Ｖ、 ＝１０ｖ、 ＶＤ ＝ ｌ Ｖとした場合には出
力端子６にはＶＯυ〒−約１３ｖの高電位が得られる。
力端子６にはＶＯυ〒−約１３ｖの高電位が得られる。
しかしながら、このように構成されるチャージポンプ回
路においては、最初に第２の電源電圧ｖ２が印加され、
次いで第１の電源電圧ｖＩ が印加される場合には実
用上全く問題がないが、最初に第１の電源電圧Ｖ、が印
加され、次いで第２の電源電圧ｖｔが印加された場合あ
るいはこの第２の電源電圧Ｖ、が完全に立上っていない
場合には第１のコンデンサ４が逆バイアスとなシ、破壊
されてしまうという問題があった。
路においては、最初に第２の電源電圧ｖ２が印加され、
次いで第１の電源電圧ｖＩ が印加される場合には実
用上全く問題がないが、最初に第１の電源電圧Ｖ、が印
加され、次いで第２の電源電圧ｖｔが印加された場合あ
るいはこの第２の電源電圧Ｖ、が完全に立上っていない
場合には第１のコンデンサ４が逆バイアスとなシ、破壊
されてしまうという問題があった。
本発明の一つの目的はコンデンサの破壊を防止させるこ
とによシ、信頼性を向上させたチャージポンプ回路を備
えた磁気バブルメモリ装置を提供することにある。
とによシ、信頼性を向上させたチャージポンプ回路を備
えた磁気バブルメモリ装置を提供することにある。
本発明の一実施例によれば、チャージポンプ回路の入力
端子と出力端子との間に、ツェナーダイオードを用いた
電圧検知回路を設け、コンデンサの正極側電位がコンプ
リメントなトランジスタの電源電圧よりも低い場合にそ
のトランジスタのオン、オフ動作を停止させるようにし
た磁気バブルメモリ装置が提供される。
端子と出力端子との間に、ツェナーダイオードを用いた
電圧検知回路を設け、コンデンサの正極側電位がコンプ
リメントなトランジスタの電源電圧よりも低い場合にそ
のトランジスタのオン、オフ動作を停止させるようにし
た磁気バブルメモリ装置が提供される。
次に図面を用いて本発明の実施例を詳細に説明する。
第２図は本発明による磁気バブルメモリ装置の一例を示
す要部ブロック図である。同図において、２１は情報を
読み、書き、記憶する磁気バブルメモリデバイス（以下
ＢＭＢと称する）、２２は８ＭＢ２１から出力される数
ｍＶの読み出し信号を増幅し％１＃、％Ｑ＃ を判別
してＴＴＬ、レベルの信号に変換するセンスアンプ（以
下ＳＡと称する）、２３は８ＭＢ２１に情報を書き込み
または読み出しするための回転磁界コイル駆動回路（以
下ＣＤと称する）、２４は８ＭＢ２１に情報の読み出し
電流および書き込み電流等を供給するファンクション電
流駆動回路（以下ＦＤと称する）、２５はクロック信号
発生器２５ｍから出力されるクロック信号ＳによシＣＤ
２３およびＦＤ２４等のタイミング電流を制御するファ
ンクションタイミング発生回路（以下ＦＴＧと称する）
、２６は各種のデータ系の制御を行なうデータコレクタ
フォーマツタ（以下ＤＣＦと称する）、２Ｔは図示しな
い外部のホストコンピュータ（ＣＰ（Ｊ）とのインタフ
ェース機能を有しＭＢＭ２１の書き込み、読み出し動作
をシーケンス制御する磁気バブルメモリ制御回路（以下
ＢＭＣと称する）、２Ｂはこれらの各種回路に所定の駆
動電圧を供給する電源回路、２９は所定の電源電圧より
も昇圧した高い電圧を５Ａ２２に供給するチャージポン
プ回路である。
す要部ブロック図である。同図において、２１は情報を
読み、書き、記憶する磁気バブルメモリデバイス（以下
ＢＭＢと称する）、２２は８ＭＢ２１から出力される数
ｍＶの読み出し信号を増幅し％１＃、％Ｑ＃ を判別
してＴＴＬ、レベルの信号に変換するセンスアンプ（以
下ＳＡと称する）、２３は８ＭＢ２１に情報を書き込み
または読み出しするための回転磁界コイル駆動回路（以
下ＣＤと称する）、２４は８ＭＢ２１に情報の読み出し
電流および書き込み電流等を供給するファンクション電
流駆動回路（以下ＦＤと称する）、２５はクロック信号
発生器２５ｍから出力されるクロック信号ＳによシＣＤ
２３およびＦＤ２４等のタイミング電流を制御するファ
ンクションタイミング発生回路（以下ＦＴＧと称する）
、２６は各種のデータ系の制御を行なうデータコレクタ
フォーマツタ（以下ＤＣＦと称する）、２Ｔは図示しな
い外部のホストコンピュータ（ＣＰ（Ｊ）とのインタフ
ェース機能を有しＭＢＭ２１の書き込み、読み出し動作
をシーケンス制御する磁気バブルメモリ制御回路（以下
ＢＭＣと称する）、２Ｂはこれらの各種回路に所定の駆
動電圧を供給する電源回路、２９は所定の電源電圧より
も昇圧した高い電圧を５Ａ２２に供給するチャージポン
プ回路である。
第３図は前述したチャージポンプ回路２９の一実施例を
示す要部回路図であシ、前述の図と同一部分には同一符
号を付しである。同図において、出力端子６と接地との
間には第１の電源電圧Ｖ。
示す要部回路図であシ、前述の図と同一部分には同一符
号を付しである。同図において、出力端子６と接地との
間には第１の電源電圧Ｖ。
とほぼ同等のツェナー電圧値を有するツェナーダイオー
ド１０と抵抗１１とが直列接続され、また第１の電源電
圧Ｖ、と接地との間には抵抗１２とトランジスタ１３と
が直列接続されるとともにこのトランジスタ１３０ベー
スは抵抗１４を介して前記ツェナーダイオード１０と抵
抗１１との接続中点に接続され、さらに入力端子１には
前述したクロック信号Ｓとトランジスタ１３のコレクタ
電圧とを入力としその出力を第１．第２のＭＯ８ＦＥＴ
２．３のゲートに入力させるＡＮＤゲート１５が接続さ
れて電圧検知回路１６が構成されている。
ド１０と抵抗１１とが直列接続され、また第１の電源電
圧Ｖ、と接地との間には抵抗１２とトランジスタ１３と
が直列接続されるとともにこのトランジスタ１３０ベー
スは抵抗１４を介して前記ツェナーダイオード１０と抵
抗１１との接続中点に接続され、さらに入力端子１には
前述したクロック信号Ｓとトランジスタ１３のコレクタ
電圧とを入力としその出力を第１．第２のＭＯ８ＦＥＴ
２．３のゲートに入力させるＡＮＤゲート１５が接続さ
れて電圧検知回路１６が構成されている。
このような構成において、ツェナーダイオード１０は、
第１の電源電圧ｖＩとほぼ同等のツェナー電圧値を有し
ているので、出力端子６の出力電圧Ｖ、υ！の値が第１
の電源電圧Ｖ、よりも高く々つた場合にはツェナー電流
が流れ、トランジスタ１３がオンジ、その出力は％（、
Ｉとなり、クロック信号Ｓが％ Ｌ Ｉの場合のみＡＮ
Ｄゲート１５がオンとなる。すなわち’Ｉ’Ｏｔｌ〒＞
Ｖ、の場合のみ電圧検知回路１６が動作することにな
るので、第２の電源電圧ｖ２が印加されない場合、この
電圧検知回路１６は動作しないことになる。
第１の電源電圧ｖＩとほぼ同等のツェナー電圧値を有し
ているので、出力端子６の出力電圧Ｖ、υ！の値が第１
の電源電圧Ｖ、よりも高く々つた場合にはツェナー電流
が流れ、トランジスタ１３がオンジ、その出力は％（、
Ｉとなり、クロック信号Ｓが％ Ｌ Ｉの場合のみＡＮ
Ｄゲート１５がオンとなる。すなわち’Ｉ’Ｏｔｌ〒＞
Ｖ、の場合のみ電圧検知回路１６が動作することにな
るので、第２の電源電圧ｖ２が印加されない場合、この
電圧検知回路１６は動作しないことになる。
第４図、第５図は本発明に係わるチャージポンプ回路の
他の実施例を示したものであり、第４図においてはフリ
ップフロップ回路１７を用いて構成し、第５図は第１の
電源電圧Ｖ、と第１のＭＯＳＦＥＴ２との間に第３のＭ
ＯＳＦＥＴ１８および抵抗１９を用いて構成した場合に
おいても前述とほぼ同等の効果が得られる。
他の実施例を示したものであり、第４図においてはフリ
ップフロップ回路１７を用いて構成し、第５図は第１の
電源電圧Ｖ、と第１のＭＯＳＦＥＴ２との間に第３のＭ
ＯＳＦＥＴ１８および抵抗１９を用いて構成した場合に
おいても前述とほぼ同等の効果が得られる。
以上説明したように本発明の実施例によれば、チャージ
ポンプ回路の出力電圧を検知するツェナーダイオードを
用いた電圧検知回路を設けたことによシ、充放電用コン
デンサの逆バイアス発生がなくなシ、コンデンサの破壊
を防止できるので、信頼性の高いチャージポンプ回路が
実現できるという極めて優れた効果が得られる。
ポンプ回路の出力電圧を検知するツェナーダイオードを
用いた電圧検知回路を設けたことによシ、充放電用コン
デンサの逆バイアス発生がなくなシ、コンデンサの破壊
を防止できるので、信頼性の高いチャージポンプ回路が
実現できるという極めて優れた効果が得られる。
第１図は従来のチャージポンプ回路の一例を示す回路図
、第２図は本発明による磁気バブルメモリ装置を示す要
部ブロック図、第３図は本発明による磁気バブルメモリ
装置に係わるチャージポンプ回路の一実施例を示す回路
図、第４図および第５図は本発明の他の実施例を示す回
路図である。 １・・−・入力端子、２・・・・第１のＭＯＳＦＥＴ、
３−−−−第２のＭＯＳＦＥＴ、 ４−−−−第１のコ
ンデンサ、５・・・・第１のダイオード、６・・・・出
力端子、１・−・・第２のダイオード、８・・・・第２
のコンデンサ、９・・・・抵抗、１０１１・９・ツェナ
ーダイオード、１１，１２・・・−抵抗、１３・・・・
トランジスタ、１４・・１“抵抗、１５−−−− ＡＮ
Ｄゲート、１６パ・・・電圧検知回路、１Ｔ・・・・フ
リップフロップ回路、１ｇ５ｓｅａ第３のＭＯＳＦＥＴ
、 １９・・・・抵抗、２１φ・・・磁気バブルメモ
リデバイス（ＢＭＢ）、２２・・・・センスアンプ（Ｓ
Ａ）、２３・・・・回転磁界コイル駆動回路（ＣＤ）、
２４・・・・ファンクション電流駆動回路（ＦＤχ２５
・・・拳ファンクションタイミング発生回路（Ｆ’ＴＧ
）、２６・・・・データコレクタ７オーマツタ（ＤＣＦ
）、２７・・・・磁気バブルメモリ制御回路（ＢＭＣ）
、２８・・・・電源回路、２９・・・・チャージポンプ
回路。 代理人 弁理士 小 川 勝 男ｉ″゛第１図 第２図 第３図 第４図 第５図
、第２図は本発明による磁気バブルメモリ装置を示す要
部ブロック図、第３図は本発明による磁気バブルメモリ
装置に係わるチャージポンプ回路の一実施例を示す回路
図、第４図および第５図は本発明の他の実施例を示す回
路図である。 １・・−・入力端子、２・・・・第１のＭＯＳＦＥＴ、
３−−−−第２のＭＯＳＦＥＴ、 ４−−−−第１のコ
ンデンサ、５・・・・第１のダイオード、６・・・・出
力端子、１・−・・第２のダイオード、８・・・・第２
のコンデンサ、９・・・・抵抗、１０１１・９・ツェナ
ーダイオード、１１，１２・・・−抵抗、１３・・・・
トランジスタ、１４・・１“抵抗、１５−−−− ＡＮ
Ｄゲート、１６パ・・・電圧検知回路、１Ｔ・・・・フ
リップフロップ回路、１ｇ５ｓｅａ第３のＭＯＳＦＥＴ
、 １９・・・・抵抗、２１φ・・・磁気バブルメモ
リデバイス（ＢＭＢ）、２２・・・・センスアンプ（Ｓ
Ａ）、２３・・・・回転磁界コイル駆動回路（ＣＤ）、
２４・・・・ファンクション電流駆動回路（ＦＤχ２５
・・・拳ファンクションタイミング発生回路（Ｆ’ＴＧ
）、２６・・・・データコレクタ７オーマツタ（ＤＣＦ
）、２７・・・・磁気バブルメモリ制御回路（ＢＭＣ）
、２８・・・・電源回路、２９・・・・チャージポンプ
回路。 代理人 弁理士 小 川 勝 男ｉ″゛第１図 第２図 第３図 第４図 第５図
Claims (1)
- 情報を読み、書き、記憶する磁気バブルメモリデバイス
と、この磁気バブルメモリデバイスの書き込み、読み出
し動作をシーケンス制御する磁気バブルメモリ制御回路
と、この磁気バブルメモリデバイスに供給する各種のタ
イミング電流を制御するファンクションタイミング発生
回路と、この磁気バブルメモリデバイスから出力される
読み出し信号をＴＴＬレベルの信号に変換するセンスア
ンプと、所定の電源電圧よりも高い電圧をセンスアンプ
に供給するチャージポンプ回路とを備え、このチャージ
ポンプ回路は複数の電圧源から供給される電荷を有極性
コンデンサに蓄積しコンプリメントな２つのトランジス
タのオン・オフの繰り返しによりその電荷をチャージア
ップし、このコンデンサの正極側電位がコンプリメント
なトランジスタの電源電圧よりも低い場合にはそのトラ
ンジスタのオン・オフ動作を停止させる電圧検知回路を
設けたことを特徴とする磁気バブルメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60050407A JPS61210596A (ja) | 1985-03-15 | 1985-03-15 | 磁気バブルメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60050407A JPS61210596A (ja) | 1985-03-15 | 1985-03-15 | 磁気バブルメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61210596A true JPS61210596A (ja) | 1986-09-18 |
Family
ID=12858010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60050407A Pending JPS61210596A (ja) | 1985-03-15 | 1985-03-15 | 磁気バブルメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61210596A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63182913A (ja) * | 1987-01-23 | 1988-07-28 | Omron Tateisi Electronics Co | 電界効果トランジスタの駆動回路 |
| JPH0287818A (ja) * | 1988-09-26 | 1990-03-28 | Nec Corp | 半導体装置 |
-
1985
- 1985-03-15 JP JP60050407A patent/JPS61210596A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63182913A (ja) * | 1987-01-23 | 1988-07-28 | Omron Tateisi Electronics Co | 電界効果トランジスタの駆動回路 |
| JPH0287818A (ja) * | 1988-09-26 | 1990-03-28 | Nec Corp | 半導体装置 |
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