JP3043696B2 - センスアンプ回路 - Google Patents
センスアンプ回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、センスアンプ回路
に関し、特に、電源ノイズ対策を施した半導体集積回路
へ適用されるセンスアンプ回路に関する。
に関し、特に、電源ノイズ対策を施した半導体集積回路
へ適用されるセンスアンプ回路に関する。
【０００２】
【従来の技術】従来、センスアンプ回路は一般に、半導
体集積回路へ適用され用いられる。図８は、従来のセン
スアンプとＡＴＤ回路、ＤＥＬＡＹ回路、出力バッファ
等の周辺回路とにより構成されるセンスアンプ回路のブ
ロック構成を示す。このセンスアンプ回路を含み構成さ
れる半導体集積回路は、その規模が拡大の傾向にあり、
電源の需給変動等から生じる電源の安定化が一つの課題
となっている。
体集積回路へ適用され用いられる。図８は、従来のセン
スアンプとＡＴＤ回路、ＤＥＬＡＹ回路、出力バッファ
等の周辺回路とにより構成されるセンスアンプ回路のブ
ロック構成を示す。このセンスアンプ回路を含み構成さ
れる半導体集積回路は、その規模が拡大の傾向にあり、
電源の需給変動等から生じる電源の安定化が一つの課題
となっている。
【０００３】例えば、従来例１の特開平７−１５３２７
２号公報の「半導体記憶装置」では、低電圧動作が可能
で、充放電による電流の増大化を防止できる半導体記憶
装置を開示している。
２号公報の「半導体記憶装置」では、低電圧動作が可能
で、充放電による電流の増大化を防止できる半導体記憶
装置を開示している。
【０００４】従来例２の特開平４−２９８８９５号公報
の「半導体記憶回路」は、センスアンプ活性化時に接地
線に発生するノイズによるワード線選択信号のレベル低
下を防止することを目的としている。この目的におい
て、ワード線活性化信号をデコードするワード線選択回
路は、内部アドレス信号Ａx0〜Ａx1（オーバーライン）
が入力するトランジスタＴ２、Ｔ３のコモンソースと接
地線との間に接続された遮断トランジスタＴ７を有して
おり、上記のトランジスタＴ７のゲートにはセンス逆相
信号Φｓが供給されている。本構成により、節点Ｎ１と
接地線とが電気的に切り離され、接地線に発生するノイ
ズの影響を防止できる、としている。
の「半導体記憶回路」は、センスアンプ活性化時に接地
線に発生するノイズによるワード線選択信号のレベル低
下を防止することを目的としている。この目的におい
て、ワード線活性化信号をデコードするワード線選択回
路は、内部アドレス信号Ａx0〜Ａx1（オーバーライン）
が入力するトランジスタＴ２、Ｔ３のコモンソースと接
地線との間に接続された遮断トランジスタＴ７を有して
おり、上記のトランジスタＴ７のゲートにはセンス逆相
信号Φｓが供給されている。本構成により、節点Ｎ１と
接地線とが電気的に切り離され、接地線に発生するノイ
ズの影響を防止できる、としている。
【０００５】
【発明が解決しようとする課題】しかし、上記の一般的
な従来例には、以下の問題点が含まれる。
な従来例には、以下の問題点が含まれる。
【０００６】第１の問題点として、図９のセンスアンプ
は読み出し完了後、フィードバックインバータ１の出力
電位がデータ出力時の電源ノイズ（以下、出力電源ノイ
ズ）の影響により（電源ＶＣＣの電位が上がると）、フ
ィードバックインバータ１の出力により制御されるＮｃ
ｈトランジスタ３のゲート入力電位が上がる。Ｎｃｈト
ランジスタ３は、導通電流Ｉｏｎが大となり、図１０に
示されるようにデジット線５への電荷が過剰供給（オー
バープリチャージ）を引き起こす。過剰充電されたデジ
ット線５は、メモリセル４の導通電流によって放電され
て元の電位（電源ＶＣＣから供給される電流とセルの導
通電流と同じになる。）になるまでに時間が長くかか
り、この期間Ｐｃｈトランジスタ２、Ｎｃｈトランジス
タ３には導通電流が流れなくなる。この時にセンスアン
プは、メモリセルを非導通（ｏｆｆ）状態と検出して誤
読み出しとなり、センスアンプ出力やデータ出力が一時
反転してしまう。
は読み出し完了後、フィードバックインバータ１の出力
電位がデータ出力時の電源ノイズ（以下、出力電源ノイ
ズ）の影響により（電源ＶＣＣの電位が上がると）、フ
ィードバックインバータ１の出力により制御されるＮｃ
ｈトランジスタ３のゲート入力電位が上がる。Ｎｃｈト
ランジスタ３は、導通電流Ｉｏｎが大となり、図１０に
示されるようにデジット線５への電荷が過剰供給（オー
バープリチャージ）を引き起こす。過剰充電されたデジ
ット線５は、メモリセル４の導通電流によって放電され
て元の電位（電源ＶＣＣから供給される電流とセルの導
通電流と同じになる。）になるまでに時間が長くかか
り、この期間Ｐｃｈトランジスタ２、Ｎｃｈトランジス
タ３には導通電流が流れなくなる。この時にセンスアン
プは、メモリセルを非導通（ｏｆｆ）状態と検出して誤
読み出しとなり、センスアンプ出力やデータ出力が一時
反転してしまう。
【０００７】その理由は、図９のセンスアンプのフィー
ドバックインバータ１がＮｃｈトランジスタ３を制御
し、デジット線５の電位を一定に保つように構成されて
いるからである。しかし、出力電源ノイズの影響を受け
てフィードバックインバータ１の電源ＶＣＣが揺れるこ
とによりフィードバックインバータ１の出力電位が変化
し、電源がオーバーシュート（上昇）した時にＮｃｈ３
のゲート電位（フィードバックインバータ１の出力）も
上がる。そのため、オーバーシュート（上昇）期間だけ
デジット線５を高速に充電してしまう。一度過剰充電さ
れると、放電電流はメモリセル４の導通電流のみである
が、この電流が小さいため放電時間が長くかかり、、セ
ンスアンプ出力やデータ出力が一時反転してしまうこと
になる。
ドバックインバータ１がＮｃｈトランジスタ３を制御
し、デジット線５の電位を一定に保つように構成されて
いるからである。しかし、出力電源ノイズの影響を受け
てフィードバックインバータ１の電源ＶＣＣが揺れるこ
とによりフィードバックインバータ１の出力電位が変化
し、電源がオーバーシュート（上昇）した時にＮｃｈ３
のゲート電位（フィードバックインバータ１の出力）も
上がる。そのため、オーバーシュート（上昇）期間だけ
デジット線５を高速に充電してしまう。一度過剰充電さ
れると、放電電流はメモリセル４の導通電流のみである
が、この電流が小さいため放電時間が長くかかり、、セ
ンスアンプ出力やデータ出力が一時反転してしまうこと
になる。
【０００８】また、上記従来例１は、低消費電力化され
た効果はあるものの、集積度が増大すると、本対策では
限界が生じるという問題を伴う。さらに、上記従来例２
は、機能が停止化され、本発明と類似する点もあるが、
対応策が対極的である。電源の接続を制御することは、
それ自体によりノイズを発生する可能性があるという問
題点を伴う。
た効果はあるものの、集積度が増大すると、本対策では
限界が生じるという問題を伴う。さらに、上記従来例２
は、機能が停止化され、本発明と類似する点もあるが、
対応策が対極的である。電源の接続を制御することは、
それ自体によりノイズを発生する可能性があるという問
題点を伴う。
【０００９】本発明は、電源ノイズによる誤読み出しを
防止したセンスアンプ回路を提供することを目的とす
る。
防止したセンスアンプ回路を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】かかる目的を達成するた
め、本発明のセンスアンプ回路は、デジット線の電位を
受けるフィードバックインバータと、このフィードバッ
クインバータの出力にて制御される第１のトランジスタ
と、フィードバックインバータの出力の接続を制御する
トランスファーゲートとを有して構成され、このトラン
スファーゲートの制御により電源ノイズの影響を抑え、
デジット線へのオーバープリチャージの防止を可能とし
たことを特徴としている。
め、本発明のセンスアンプ回路は、デジット線の電位を
受けるフィードバックインバータと、このフィードバッ
クインバータの出力にて制御される第１のトランジスタ
と、フィードバックインバータの出力の接続を制御する
トランスファーゲートとを有して構成され、このトラン
スファーゲートの制御により電源ノイズの影響を抑え、
デジット線へのオーバープリチャージの防止を可能とし
たことを特徴としている。
【００１１】また、上記のトランスファーゲートは、Ｎ
ｃｈトランジスタまたはＰｃｈトランジスタを用いて構
成し、あるいは、ＮｃｈトランジスタとＰｃｈトランジ
スタとを組み合わせて構成するとよい。
ｃｈトランジスタまたはＰｃｈトランジスタを用いて構
成し、あるいは、ＮｃｈトランジスタとＰｃｈトランジ
スタとを組み合わせて構成するとよい。
【００１２】さらに、上記のセンスアンプ回路は、第１
のトランジスタへ電荷を供給する第２のトランジスタ２
を有し、またさらに、第１のトランジスタのゲート入力
端子とＧＮＤとの間に所定の容量を付加して構成される
ことで、より安定したフローティング時のゲート電位を
得ることを可能とするとよい。
のトランジスタへ電荷を供給する第２のトランジスタ２
を有し、またさらに、第１のトランジスタのゲート入力
端子とＧＮＤとの間に所定の容量を付加して構成される
ことで、より安定したフローティング時のゲート電位を
得ることを可能とするとよい。
【００１３】なお、トランスファーゲートの制御は、電
源ノイズが発生する期間にこのトランスファーゲートを
ＯＦＦさせ、第１のトランジスタのゲート入力をフロー
ティング状態とするとよい。
源ノイズが発生する期間にこのトランスファーゲートを
ＯＦＦさせ、第１のトランジスタのゲート入力をフロー
ティング状態とするとよい。
【００１４】
【発明の実施の形態】次に添付図面を参照して本発明に
よるセンスアンプ回路の実施の形態を詳細に説明する。
図１〜図７を参照すると本発明の一実施形態が示されて
いる。
よるセンスアンプ回路の実施の形態を詳細に説明する。
図１〜図７を参照すると本発明の一実施形態が示されて
いる。
【００１５】図１は、本発明のセンスアンプ回路の実施
形態の全体構成を示すブロック図である。
形態の全体構成を示すブロック図である。
【００１６】図１において、本発明のセンスアンプ回路
は、ＡＴＤ回路１１、ＤＥＬＡＹ回路１２、出力バッフ
ァ１３、クロック発生回路１４、およびセンスアンプ１
５により構成される。これらの構成部は、ＡＴＤ回路１
１、ＤＥＬＡＹ回路１２、出力バッファ１３が直列に接
続される。さらに、ＤＥＬＡＹ回路１２と出力バッファ
１３との間に、クロック発生回路１４〜センスアンプ１
５が迂回路を構成する。この回路構成のセンスアンプに
おいて、アドレス入力がＡＴＤ回路１１へ入力され、出
力バッファ１３からデータが出力される。
は、ＡＴＤ回路１１、ＤＥＬＡＹ回路１２、出力バッフ
ァ１３、クロック発生回路１４、およびセンスアンプ１
５により構成される。これらの構成部は、ＡＴＤ回路１
１、ＤＥＬＡＹ回路１２、出力バッファ１３が直列に接
続される。さらに、ＤＥＬＡＹ回路１２と出力バッファ
１３との間に、クロック発生回路１４〜センスアンプ１
５が迂回路を構成する。この回路構成のセンスアンプに
おいて、アドレス入力がＡＴＤ回路１１へ入力され、出
力バッファ１３からデータが出力される。
【００１７】出力バッファ１３は、アドレス入力〜ＡＴ
Ｄ回路１１〜ＤＥＬＡＹ回路１２からの出力ＥＮＡＢＬ
Ｅ信号を受けて、この出力ＥＮＡＢＬＥ信号によりデー
タ出力が制御される。クロック発生回路１４は、ＤＥＬ
ＡＹ回路１２から出力される出力ＥＮＡＢＬＥ信号を入
力し、トランスファーゲートコントロール信号を出力す
る。センスアンプ１５は、クロック発生回路１４から出
力されるトランスファーゲートコントロール信号を受
け、トランスファーゲートをＯＦＦさせる。このトラン
スファーゲートをＯＦＦさせるタイミングを、出力電源
ノイズが発生する期間とすれば、電源ノイズの影響を抑
制することができる。
Ｄ回路１１〜ＤＥＬＡＹ回路１２からの出力ＥＮＡＢＬ
Ｅ信号を受けて、この出力ＥＮＡＢＬＥ信号によりデー
タ出力が制御される。クロック発生回路１４は、ＤＥＬ
ＡＹ回路１２から出力される出力ＥＮＡＢＬＥ信号を入
力し、トランスファーゲートコントロール信号を出力す
る。センスアンプ１５は、クロック発生回路１４から出
力されるトランスファーゲートコントロール信号を受
け、トランスファーゲートをＯＦＦさせる。このトラン
スファーゲートをＯＦＦさせるタイミングを、出力電源
ノイズが発生する期間とすれば、電源ノイズの影響を抑
制することができる。
【００１８】図２は、クロック発生回路１４の構成例を
示す回路図であり、図３は、クロック発生回路１４の動
作例を示すタイミング図である。
示す回路図であり、図３は、クロック発生回路１４の動
作例を示すタイミング図である。
【００１９】図２に示すクロック発生回路１４は、１個
のＮＡＮＤ回路と３個のインバータ回路と１個のコンデ
ンサにより構成される。本構成のクロック発生回路１４
は、出力ＥＮＡＢＬＥ信号を入力し、トランスファーゲ
ートコントロール信号を発生して出力する。
のＮＡＮＤ回路と３個のインバータ回路と１個のコンデ
ンサにより構成される。本構成のクロック発生回路１４
は、出力ＥＮＡＢＬＥ信号を入力し、トランスファーゲ
ートコントロール信号を発生して出力する。
【００２０】図４は、本発明の第一、第二の実施の形態
のセンスアンプ１５の構成例を示す回路図である。
のセンスアンプ１５の構成例を示す回路図である。
【００２１】図４に示したセンスアンプ１５は、デジッ
ト線の電位を受けるフィードバックインバータ１と、こ
のフィードバックインバータ１の出力にて制御されるＮ
ｃｈトランジスタ３と、そのＮｃｈトランジスタ３へ電
荷を供給するＰｃｈトランジスタ２と、フィードバック
インバータ１の出力端のトランスファーゲート７と、を
有して構成される。なお、トランスファーゲート７は、
Ｎｃｈトランジスタとする。
ト線の電位を受けるフィードバックインバータ１と、こ
のフィードバックインバータ１の出力にて制御されるＮ
ｃｈトランジスタ３と、そのＮｃｈトランジスタ３へ電
荷を供給するＰｃｈトランジスタ２と、フィードバック
インバータ１の出力端のトランスファーゲート７と、を
有して構成される。なお、トランスファーゲート７は、
Ｎｃｈトランジスタとする。
【００２２】この構成は、従来のセンスアンプにデジッ
ト線５の電位を受けるフィードバックインバータ１の出
力端にＮｃｈトランジスタのトランスファーゲート７が
設けられており、フィードバックインバータ出力にて制
御されるＮｃｈトランジスタ３は、トランスファーゲー
ト７を介して入力されるようにする。トランスファーゲ
ート７へのゲート入力８は、出力ＥＮＡＢＬＥ信号を受
ける図１のクロック発生回路１４からのトランスファー
ゲートコントロール信号を入力させる。
ト線５の電位を受けるフィードバックインバータ１の出
力端にＮｃｈトランジスタのトランスファーゲート７が
設けられており、フィードバックインバータ出力にて制
御されるＮｃｈトランジスタ３は、トランスファーゲー
ト７を介して入力されるようにする。トランスファーゲ
ート７へのゲート入力８は、出力ＥＮＡＢＬＥ信号を受
ける図１のクロック発生回路１４からのトランスファー
ゲートコントロール信号を入力させる。
【００２３】図４のセンスアンプ１５の動作は、はじめ
に、メモリセル４につながるデジット線５へのプリチャ
ージを開始する。この時、トランスファーゲート７は、
ゲート入力８にトランスファーゲートコントロール信号
を受けてＯＮしている。デジット線５へのプリチャージ
が完了すると、Ｎｃｈトランジスタ３とＰｃｈトランジ
スタ２は導通電流Ｉｏｎが一定となる。ここでデジット
線５の電位は安定し、センスアンプ１５はデータ読み出
し完了となる。この期間、トランスファーゲート７はＯ
Ｎしたままである。
に、メモリセル４につながるデジット線５へのプリチャ
ージを開始する。この時、トランスファーゲート７は、
ゲート入力８にトランスファーゲートコントロール信号
を受けてＯＮしている。デジット線５へのプリチャージ
が完了すると、Ｎｃｈトランジスタ３とＰｃｈトランジ
スタ２は導通電流Ｉｏｎが一定となる。ここでデジット
線５の電位は安定し、センスアンプ１５はデータ読み出
し完了となる。この期間、トランスファーゲート７はＯ
Ｎしたままである。
【００２４】データ出力は、センスアンプ１５のデータ
読み出し完了後、図１に示すように出力バッファ１３が
アドレス入力〜ＡＴＤ回路１１〜ＤＥＬＡＹ回路１２か
らの出力ＥＮＡＢＬＥ信号を受けて、その時点からデー
タ出力を行う。
読み出し完了後、図１に示すように出力バッファ１３が
アドレス入力〜ＡＴＤ回路１１〜ＤＥＬＡＹ回路１２か
らの出力ＥＮＡＢＬＥ信号を受けて、その時点からデー
タ出力を行う。
【００２５】このデータ出力時に、出力ＥＮＡＢＬＥ信
号を受ける図１のクロック発生回路１４からのトランス
ファーゲートコントロール信号が、出力電源ノイズが発
生する期間、トランスファーゲート７をＯＦＦさせる。
号を受ける図１のクロック発生回路１４からのトランス
ファーゲートコントロール信号が、出力電源ノイズが発
生する期間、トランスファーゲート７をＯＦＦさせる。
【００２６】図４のセンスアンプ１５は、例えば、デジ
ット線の電位を受けるフィードバックインバータ１と、
フィードバックインバータ１の出力にて制御されるＮｃ
ｈトランジスタ３と、そのＮｃｈトランジスタへ電荷を
供給するＰｃｈトランジスタ２と、フィードバックイン
バータ１の出力端に設けられたチャネル幅１０μｍのＮ
ｃｈトランジスタのトランスファーゲート７と、にて構
成されている。
ット線の電位を受けるフィードバックインバータ１と、
フィードバックインバータ１の出力にて制御されるＮｃ
ｈトランジスタ３と、そのＮｃｈトランジスタへ電荷を
供給するＰｃｈトランジスタ２と、フィードバックイン
バータ１の出力端に設けられたチャネル幅１０μｍのＮ
ｃｈトランジスタのトランスファーゲート７と、にて構
成されている。
【００２７】フィードバックインバータ出力にて制御さ
れるＮｃｈトランジスタ３は、Ｎｃｈトランジスタのト
ランスファーゲート７を介して入力されるようにする。
また、Ｎｃｈトランジスタのトランスファーゲート７へ
のゲート入力８は、図１に示すように、出力ＥＮＡＢＬ
Ｅ信号を受けるクロック発生回路１４からのトランスフ
ァーゲートコントロール信号を入力させる。またクロッ
ク発生回路１４は、図２および図３のような構成で出力
ＥＮＡＢＬＥ信号を入力し、トランスファーゲートコン
トロール信号を発生させる。
れるＮｃｈトランジスタ３は、Ｎｃｈトランジスタのト
ランスファーゲート７を介して入力されるようにする。
また、Ｎｃｈトランジスタのトランスファーゲート７へ
のゲート入力８は、図１に示すように、出力ＥＮＡＢＬ
Ｅ信号を受けるクロック発生回路１４からのトランスフ
ァーゲートコントロール信号を入力させる。またクロッ
ク発生回路１４は、図２および図３のような構成で出力
ＥＮＡＢＬＥ信号を入力し、トランスファーゲートコン
トロール信号を発生させる。
【００２８】本発明の他の実施の形態では、図４のトラ
ンスファーゲート７の部分がチャネル幅１０μｍのＮｃ
ｈトランジスタを用いたが、第二の実施の形態としてト
ランスファーゲートコントロール信号を反転させること
で、Ｐｃｈトランジスタを用いることも可能である。
ンスファーゲート７の部分がチャネル幅１０μｍのＮｃ
ｈトランジスタを用いたが、第二の実施の形態としてト
ランスファーゲートコントロール信号を反転させること
で、Ｐｃｈトランジスタを用いることも可能である。
【００２９】図５は、本発明の第３の実施の形態をのセ
ンスアンプ２５の構成例を示す回路図である。
ンスアンプ２５の構成例を示す回路図である。
【００３０】図５に示すように、第一、第二の実施の形
態を合わせて、ＮｃｈトランジスタとＰｃｈトランジス
タを組合わせて、トランスファーゲート２７を設けるこ
とも可能である。図５に示したセンスアンプ２５は、デ
ジット線の電位を受けるフィードバックインバータ１
と、このフィードバックインバータ１の出力にて制御さ
れるＮｃｈトランジスタ３と、そのＮｃｈトランジスタ
３へ電荷を供給するＰｃｈトランジスタ２と、フィード
バックインバータ１の出力端のトランスファーゲート２
７と、を有して構成される。
態を合わせて、ＮｃｈトランジスタとＰｃｈトランジス
タを組合わせて、トランスファーゲート２７を設けるこ
とも可能である。図５に示したセンスアンプ２５は、デ
ジット線の電位を受けるフィードバックインバータ１
と、このフィードバックインバータ１の出力にて制御さ
れるＮｃｈトランジスタ３と、そのＮｃｈトランジスタ
３へ電荷を供給するＰｃｈトランジスタ２と、フィード
バックインバータ１の出力端のトランスファーゲート２
７と、を有して構成される。
【００３１】図６は、本発明の第四の実施の形態をのセ
ンスアンプ３５の構成例を示す回路図である。
ンスアンプ３５の構成例を示す回路図である。
【００３２】図６に示すように、Ｎｃｈトランジスタ３
のゲート入力６とＧＮＤ間に容量９を付加した構成にす
ることで、より安定したフローティング時のゲート電位
を得る。図６に示したセンスアンプ３５は、デジット線
の電位を受けるフィードバックインバータ１と、このフ
ィードバックインバータ１の出力にて制御されるＮｃｈ
トランジスタ３と、そのＮｃｈトランジスタ３へ電荷を
供給するＰｃｈトランジスタ２と、フィードバックイン
バータ１の出力端のトランスファーゲート３７と、を有
して構成される。
のゲート入力６とＧＮＤ間に容量９を付加した構成にす
ることで、より安定したフローティング時のゲート電位
を得る。図６に示したセンスアンプ３５は、デジット線
の電位を受けるフィードバックインバータ１と、このフ
ィードバックインバータ１の出力にて制御されるＮｃｈ
トランジスタ３と、そのＮｃｈトランジスタ３へ電荷を
供給するＰｃｈトランジスタ２と、フィードバックイン
バータ１の出力端のトランスファーゲート３７と、を有
して構成される。
【００３３】上記の実施形態によれば、出力電源ノイズ
に対し、センスアンプのフィードバックインバータ出力
端にトランスファーゲートを設けて、トランスファーゲ
ートを出力電源ノイズが発生する期間ＯＦＦさせる。こ
のことにより、フィードバックインバータ出力にて制御
されるＮｃｈトランジスタのゲート入力を一時的にフロ
ーティングとし、出力電源ノイズの影響を受けないよう
にする。
に対し、センスアンプのフィードバックインバータ出力
端にトランスファーゲートを設けて、トランスファーゲ
ートを出力電源ノイズが発生する期間ＯＦＦさせる。こ
のことにより、フィードバックインバータ出力にて制御
されるＮｃｈトランジスタのゲート入力を一時的にフロ
ーティングとし、出力電源ノイズの影響を受けないよう
にする。
【００３４】上記に構成した本実施形態のセンスアンプ
の作用において、フィードバックインバータの出力にて
制御されるＮｃｈトランジスタは、トランスファーゲー
トを介して入力される。このため、トランスファーゲー
トを、出力電源ノイズが発生する期間ＯＦＦさせること
により、フィードバックインバータの出力にて制御され
るＮｃｈトランジスタは、ゲート入力がフローティング
となる。よって、フィードバックインバータの出力を出
力電源ノイズが発生する期間受けなくなる。フィードバ
ックインバータの出力にて制御されるＮｃｈトランジス
タは、ゲート入力部分に付くゲート容量等に保持された
電荷が入力電位となり、ゲート入力の電位は出力電源ノ
イズの影響を受けず、導通電流Ｉｏｎは一定のままとな
る。
の作用において、フィードバックインバータの出力にて
制御されるＮｃｈトランジスタは、トランスファーゲー
トを介して入力される。このため、トランスファーゲー
トを、出力電源ノイズが発生する期間ＯＦＦさせること
により、フィードバックインバータの出力にて制御され
るＮｃｈトランジスタは、ゲート入力がフローティング
となる。よって、フィードバックインバータの出力を出
力電源ノイズが発生する期間受けなくなる。フィードバ
ックインバータの出力にて制御されるＮｃｈトランジス
タは、ゲート入力部分に付くゲート容量等に保持された
電荷が入力電位となり、ゲート入力の電位は出力電源ノ
イズの影響を受けず、導通電流Ｉｏｎは一定のままとな
る。
【００３５】尚、上述の実施形態は本発明の好適な実施
の一例である。但し、これに限定されるものではなく、
本発明の要旨を逸脱しない範囲内において種々変形実施
が可能である。
の一例である。但し、これに限定されるものではなく、
本発明の要旨を逸脱しない範囲内において種々変形実施
が可能である。
【００３６】
【発明の効果】以上の説明より明かなように、本発明の
センスアンプ回路は、フィードバックインバータの出力
にトランスファーゲートを設け、フィードバックインバ
ータの出力の接続を制御することにより、出力電源ノイ
ズの影響を抑えて、デジット線のオーバープリチャージ
をなくすことができる。よって、センスアンプの出力電
源ノイズの影響による誤読み出しを防止できる。また、
出力電源ノイズの影響によるセンスアンプ誤読み出しが
防げる為、出力電源ノイズの原因であるデータ出力バッ
ファの能力を抑える必要がなくなるため、データ出力バ
ッファの能力を上げ、高速化が可能になる。
センスアンプ回路は、フィードバックインバータの出力
にトランスファーゲートを設け、フィードバックインバ
ータの出力の接続を制御することにより、出力電源ノイ
ズの影響を抑えて、デジット線のオーバープリチャージ
をなくすことができる。よって、センスアンプの出力電
源ノイズの影響による誤読み出しを防止できる。また、
出力電源ノイズの影響によるセンスアンプ誤読み出しが
防げる為、出力電源ノイズの原因であるデータ出力バッ
ファの能力を抑える必要がなくなるため、データ出力バ
ッファの能力を上げ、高速化が可能になる。
【図１】本発明のセンスアンプ回路の実施形態の全体構
成を示すブロック図である。
成を示すブロック図である。
【図２】図１のクロック発生回路の回路図である。
【図３】図１のクロック発生回路のタイムチャートであ
る。
る。
【図４】本発明の第一、第二の実施の形態のセンスアン
プ回路図である。
プ回路図である。
【図５】本発明の第三の実施の形態のセンスアンプ回路
図である。
図である。
【図６】本発明の第四の実施の形態のセンスアンプ回路
図である。
図である。
【図７】図４および図５、図６の動作を説明する波形図
である。
である。
【図８】従来例の全体構成を示すブロック図である。
【図９】従来例のセンスアンプの回路図である。
【図１０】従来例の図８、９の動作例を説明する波形図
である。
である。
１ フィードバックインバータ ２ Ｐｃｈトランジスタ ３ Ｎｃｈトランジスタ ４ メモリセル ５ デジット線 ６ Ｎｃｈトランジスタ３ゲート入力 ７、２７，３７ トランスファーゲート ８ トランスファーゲートコントロール信号入力 ９ 容量 １５、２５、３５ センスアンプ
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/40 - 11/419 G11C 17/00 - 17/00 641
Claims (6)
- 【請求項１】 デジット線の電位を受けるフィードバッ
クインバータと、 該フィードバックインバータの出力にて制御される第１
のトランジスタと、 前記フィードバックインバータの出力の接続を制御する
トランスファーゲートとを有して構成され、 前記トランスファーゲートの前記制御により電源ノイズ
の影響を抑え、前記デジット線へのオーバープリチャー
ジの防止を可能としたことを特徴とするセンスアンプ回
路。 - 【請求項２】 前記トランスファーゲートは、Ｎｃｈト
ランジスタまたはＰｃｈトランジスタを用いて構成した
ことを特徴とする請求項１に記載のセンスアンプ回路。 - 【請求項３】 前記トランスファーゲートは、Ｎｃｈト
ランジスタとＰｃｈトランジスタと組み合わせて構成し
たことを特徴とする請求項１に記載のセンスアンプ回
路。 - 【請求項４】 前記センスアンプ回路は、さらに、前記
第１のトランジスタへ電荷を供給する第２のトランジス
タ２を有することを特徴とする請求項１から３の何れか
１項に記載のセンスアンプ回路。 - 【請求項５】 前記センスアンプ回路は、さらに、前記
第１のトランジスタのゲート入力端子とＧＮＤとの間に
所定の容量を付加して構成され、より安定したフローテ
ィング時のゲート電位を得ることを可能としたことを特
徴とする請求項１から４の何れか１項に記載のセンスア
ンプ回路。 - 【請求項６】 前記トランスファーゲートの制御は、前
記電源ノイズが発生する期間に該トランスファーゲート
をＯＦＦさせ、前記第１のトランジスタのゲート入力を
フローティング状態とすることを特徴とする請求項１か
ら５の何れか１項に記載のセンスアンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33041597A JP3043696B2 (ja) | 1997-12-01 | 1997-12-01 | センスアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33041597A JP3043696B2 (ja) | 1997-12-01 | 1997-12-01 | センスアンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11162177A JPH11162177A (ja) | 1999-06-18 |
| JP3043696B2 true JP3043696B2 (ja) | 2000-05-22 |
Family
ID=18232356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33041597A Expired - Lifetime JP3043696B2 (ja) | 1997-12-01 | 1997-12-01 | センスアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3043696B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100377169B1 (ko) * | 2000-12-28 | 2003-03-26 | 주식회사 하이닉스반도체 | 데이터 버스라인 센스앰프 |
-
1997
- 1997-12-01 JP JP33041597A patent/JP3043696B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11162177A (ja) | 1999-06-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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