KR100186323B1 - 메모리의 전원 제어 장치 - Google Patents

메모리의 전원 제어 장치 Download PDF

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Abstract

본 발명은 메모리의 전원 제어 장치에 관한 것으로, 종래에는 읽기, 쓰기 동작시 상당한 전류를 소비하게 됨으로 외부 전원(Vcc)으로부터 전류를 공급받는 전원(VDD)(VPP)은 일정 레벨을 유지하기 위하여 행 어드레스 스트로브 클럭(

Description

메모리의 전원 제어 장치
제1도는 일반적인 메모리의 구성도.
제2도는 제1도에서의 동작 타이밍도.
제3도는 종래의 전원 발생 장치의 구성도.
제4도는 본 발명의 전원 제어 장치의 구성도.
제5도는 제4도에서의 동작 타이밍도.
제6도는 실제 시스템의 입출력 신호를 보인 예시도.
* 도면의 주요부분에 대한 부호의 설명
101 : 내부 전원 발생부 102 : 클럭 발생부
103 : 랭 어드레스 버퍼 104 : 열 어드레스 버퍼
105 : 랭 디코더 106 : 열 디코더
107 : 메모리 셀 어레이 108 : 데이타 입출력부
210 : 워드라인 전압 발생부 220 : 내부 전압 발생부
230 : 백바이어스 전압 발생부 240 : 기준전압 발생부
250 : 전압 출력 제어부
본 발명은 반도체 기억 소자에 관한 것으로 특히, 시스템의 메인 메모리에 많이 사용하는 디램(DRAM)의 전원을 제어하여 소모 전원의 절감 및 충분한 전원 공급에 의해 메모리의 안정적인 동작을 수행할 수 있도록 한 메모리의 전원 제어 회로에 관한 것이다.
일반적으로 메모리는 제1도에 도시된 바와 같이 구성된다.
클럭 발생부(102)는 행 어드레스 스트로브 클럭(), 열 어드레스 스트로브 클럭() 및 라이트 인에이블 신호()를 입력으로 하여 클럭을 발생시키며, 내부 전원 발생부(101)는 상기 클럭 발생부(102)의 출력을 감지하여 내부 전원을 생성하게 된다.
행 디코더(105)는 클럭 발생부(102)의 출력에 따라 행 어드레스(RADDR)를 입력시키는 행 어드레스 버퍼(103)의 출력을 디코딩하여 메모리 셀 어레이(107)의 워드 라인을 선택하며, 열 디코더(106)는 상기 클럭 발생부(102)의 출력에 따라 열 어드레스(CADDR)를 입력시키는 열 어드레스 버퍼(104)의 출력을 디코딩하여 상기 메모리 셀 어레이(107)의 비트 라인을 선택하게 된다.
데이타 입출력부(108)는 리드 인에이블 신호()에 따라 행 디코더(105)와 열 디코더(106)에 의해 선택된 메모리 셀 어레이(107)의 해당 영역에 대해 데이타의 입출력을 수행하게 된다.
이러한 메모리의 쓰기 및 읽기 동작에 대한 타이밍은 제2도와 같다.
상기에서 전원 제어 회로(101)는 기본적으로 외부 전원(Vcc)을 사용하여 메모리 셀 어레이(107)의 내부 동작을 위한 전원을 발생시키게 된다.
제3도는 종래의 전원 발생 장치의 구성도로서 이에 도시된 바와 같이, 외부 전원(Vcc)이 3.3V인 경우 메모리 셀 어레이(107) 및 주변 회로부에 사용되는 내부 전압(VDD)을 발생시키는 내부 전압 발생부(120)와, 메모리 셀 어레이(107)를 액세스할 때 워드라인 전압(VPP)을 생성하는 워드라인 전압 발생부(110)와, 씨모스 기억소자에서 기본적으로 사용되는 P-sub 백 바이어스 전압(VBB)을 생성하는 백바이어스 전압 발생부(130)와, 상기 내부 전압 발생부(120)의 출력을 입력으로 하여 메모리 셀 어레이(107)의 읽기/쓰기에서 기준 전압으로 사용하는 비트라인 기준 전압(VBLP) 및 셀 플레이트 전압(VCP)을 생성하는 기준 전압 발생부(140)로 구성된다.
이와같은 종래 기술의 동작 과정을 설명하면 다음과 같다.
먼저, 쓰기 동작의 경우 행 어드레스 스트로브 클럭()이 하이에서 로우로 액티브되어 클럭 발생부(102)의 출력에 따라 행 어드레스(RADDR)가 행 어드레스 버퍼(103)로 입력되어 행 디코더(105)에 의해 메모리 셀 어레이(107)에서 임의의 번지의 워드 라인이 선택되어진다.
이때, 메모리 셀 어레이(107)에서 선택된 워드 라인은 워드라인 전압 발생부(110)의 출력 전압(VPP)의 레벨로 상승되어진다.
그리고, 열 어드레스 스트로브 클럭()이 하이에서 로우로 액티브되어 클럭 발생부(102)의 출력에 따라 열 어드레스(CADDR)가 열 어드레스 버퍼(104)로 입력되어 열 디코더(106)에 의해 메모리 셀 어레이(107)에서 임의의 번지의 비트 라인이 선택되어진다.
상기에서 열 어드레스 스트로브 클럭()가 로우로 액티브될 때 라이트 인에이블 신호()도 로우로 액티브되며 리드 인에이블 신호()는 하이 상태를 유지하게 된다.
이때, 메모리 셀 어레이(107)에서 선택된 비트 라인은 내부 전압 발생부(120)의 출력을 입력으로 하는 기준 전압 발생부(140)의 출력 전압(VBLP)에 의해 레벨 상승되어진다.
이에 따라, 데이타 입출력부(108)는 클럭 발생부(102)의 출력 클럭에 따라 메모리 셀 어레이(107)에 데이타를 저장하게 된다.
그리고, 읽기의 경우 상기의 동작과 동일하나 열 어드레스 스트로브 클럭()가 하이에서 로우로 액티브될 때 라이트 인에이블 신호()는 하이 상태를 유지하고 리드 인에이블 신호()는 로우로 액티브되어 데이타 입출력부(108)는 메모리 셀 어레이(107)의 데이타를 감지하게 된다.
그러나, 종래에는 읽기, 쓰기 동작시 상당한 전류를 소비하게 됨으로 외부 전원(VCC)으로부터 전류를 공급받는 전원(VDD)(VPP)은 일정 레벨을 유지하기 위하여 행 어드레스 스트로브 클럭()이 액티브 상태에서 추가의 전류를 공급받아야 하는 문제점이 있다.
즉, 종래에는 항상 메모리 셀 어레이의 데이타를 읽고 쓸 수 있도록 하기 위하여 메모리 기억 소자의 내부 전원이 행 어드레스 스트로브 클럭()이 로우로 액티브시는 물론 하이로 스탠바이시에도 전류를 소모하게 설계되어 있다.
본 발명은 종래의 문제점을 개선하기 위하여 행 어드레서 스트로브 클럭의 레벨에 따라 워드라인 전압을 소정 시간 프리챠지하고 그 소정 레벨로 프리챠지된 전압을 내부의 행 어드레스 스트로브 클럭으로 출력함으로써 메모리의 읽기 및 쓰기 동작시 전류 소모를 방지할 수 있도록 창안한 메모리의 전원 제어 장치를 제공함에 목적이 있다.
제4도는 본 발명의 구성도로서 이에 도시한 바와 같이, 외부 전원(VCC)이 3.3V인 경우 메모리 셀 어레이(107) 및 주변 회로부에 사용되는 내부 전압(VDD)을 발생시키는 내부 전압 발생부(220)와, 메모리 셀 어레이(107)를 액세스할 때 워드라인 전압(VPP)을 생성하는 워드라인 전압(VPP)을 생성하는 워드라인 전압 발생부(210)와, 씨모스 기억소자에서 기본적으로 사용되는 P-sub 백바이어스 전압(VBB)을 생성하는 백바이어스 전압 발생부(230)와, 상기 내부 전압 발생부(120)의 출력을 입력으로 하여 메모리 셀 어레이(107)의 읽기/쓰기에서 기준 전압으로 사용하는 비트라인 기준 전압(VBLP) 및 셀 플레이트 전압(VCP)을 생성하는 기준 전압 발생부(240)와, 행 어드레스 버퍼(103)의 출력()에 따라 상기 워드라인 전압 발생부(210)의 출력을 제어하는 전원 출력 제어부(250)로 구성한다.
상기 전원 출력 제어부(250)는 워드라인 전압 발생부(210)의 출력단(VPP)을 콘덴서(C1)를 통해 접지함과 아울러 게이트와 드레인이 행 어드레스 버퍼(103)의 출력()에 공통 접속된 엔모스 트랜지스터(PM1)의 드레인에 접속하여 구성한다.
상기 피모스 트랜지스터(PM1)는 콘덴서(C1)의 충전 전위가 소정 레벨의 전압(VPP+VTN) 보다 커지면 턴온되어 다이오드로 동작하게 된다.
이와같이 구성한 본 발명의 동작 및 작용 효과를 상세히 설명하면 다음과 같다.
먼저, 메모리 셀 어레이(107)의 쓰기 및 읽기 동작시 행 어드레스 버퍼(103)의 입력(Vin=RADDR)이 일정 전위(VPP+VTN) 이상이 되어 행 어드레스 스트로브 클럭()가 하이가 되면 전원 출력 제어부(250)는 피모스 트랜지스터(PM1)가 턴오프되어 콘덴서(C1)에 소정 시간(t1)동안 (Vin-VTN)의 레벨로 프리챠지 되어진다.
상기 전압(VTN)은 피모스 트랜지스터(PM1)의 문턱 전압이다.
이 후, 행 어드레스 스트로브 클럭()가 하이에서 로우로 액티브되면 클럭 발생부(102)의 출력에 따라 행 어드레스(RADDR)가 행 어드레스 버퍼(103)로 입력되어 행 디코더(105)에 의해 메모리 셀 어레이(107)에서 임의의 번지의 워드 라인이 선택되어진다.
이때, 전원 출력 제어부(250)는 피모스 트랜지스터(PM1)가 턴온되어 다이오드로 동작하게 됨으로 콘덴서(C1)의 충전 전위(Vin-VTN)가 소정 시간(t2)동안 방전하여 내부 행 어드레스 스트로브 클럭()로 출력되어진다.
이에 따라, 메모리 셀 어레이(107)에서 선택된 워드 라인은 전원 출력 제어부(250)의 출력 레벨(Vin-VTN)로 출력 전압(VPP)의 레벨로 상승되어진다.
그리고, 열 어드레스 스트로브 클럭()이 하이에서 로우로 액티브되어 클럭 발생부(102)의 출력에 따라 열 어드레스(CADDR)가 열 어드레스 버퍼(104)로 입력되어 열 디코더(106)에 의해 메모리 셀 어레이(107)에서 임의의 번지의 비트 라인이 선택되어진다.
이때, 메모리 셀 어레이(107)에서 선택된 비트 라인은 내부 전압 발생부(120)의 출력을 입력으로 하는 기준 전압 발생부(140)의 출력 전압(VBLP)에 의해 레벨 상승되어진다.
이에 따라, 데이타 입출력부(108)는 클럭 발생부(102)의 출력 클럭에 따라 메모리 셀 어레이(107)의 선택 영역에 대하여 데이타의 입출력을 수행하게 된다.
상기에서 쓰기 동작의 경우 열 어드레스 스트로브 클럭()이 로우로 액티브될 때 라이트 인에이블 신호()도 로우로 액티브되며 리드 인에이블 신호()는 하이 상태를 유지하게 되고, 읽기 동작의 경우 열 어드레스 스트로브 클럭()가 하이에서 로우로 액티브될 때 라이트 인에이블 신호()는 하이 상태를 유지하고 리드 인에이블 신호()는 로우로 액티브되어진다.
즉, 실제의 시스템은 제6도와 같이, 시스템 콘트롤러(202)에는 5V의 전압이 공급되고 메모리(201)에는 3.3V의 전압이 독립적으로 공급되는데, 본 발명을 적용하면 상기 시스템 콘트롤러(202)에서 출력되는 5V의 제어 신호를 이용하여 상기 메모리(201)에 내부 전원을 공급할 수 있다.
상기에서 상세히 설명한 바와 같이 본 발명은 시스템의 사용 전원을 유지하면서 그 전원으로부터 메모리의 전원을 생성함으로 메모리의 내부 전원을 안정시킴은 물론 메모리의 성능을 향상시킴으로써 신뢰성을 증대시킬 수 있는 효과가 있다.

Claims (2)

  1. 3.3V인 외부 전원(VCC)을 입력으로 하여 메모리 셀 어레이(107) 및 주변 회로부에 사용되는 내부 전압(VDD)을 발생시키는 내부 전압 발생부(220)와, 메모리 셀 어레이(107)를 액세스할 때 워드라인 전압(VPP)을 생성하는 워드라인 전압 발생부(210)와, 씨모스 기억소자에서 기본적으로 사용되는 P-sub 백바이어스 전압(VBB)을 생성하는 백바이어스 전압 발생부(230)와, 상기 내부 전압 발생부(120)의 출력을 입력으로 하여 메모리 셀 어레이(107)의 읽기/쓰기에서 기준 전압으로 사용하는 비트라인 기준 전압(VBLP) 및 셀 플레이트 전압(VCP)을 생성하는 기준 전압 발생부(240)와, 행 어드레스 버퍼(103)의 출력()에 따라 상기 워드라인 전압 발생부(210)의 출력을 제어하는 전원 출력 제어부(250)로 구성한 것을 특징으로 하는 메모리의 전원 제어 장치.
  2. 제1항에 있어서, 전원 출력 제어부(250)는 워드라인 전압 발생부(210)의 출력단(VPP)을 콘덴서(C1)를 통해 접지함과 아울러 게이트와 드레인이 행 어드레스 버퍼(103)의 출력()에 공통 접속된 엔모스 트랜지스터(PM1)의 드레인에 접속하여 구성한 것을 특징으로 하는 메모리의 전원 제어 장치.
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