JP2560830B2 - 基板電位発生回路 - Google Patents
基板電位発生回路Info
- Publication number
- JP2560830B2 JP2560830B2 JP1087525A JP8752589A JP2560830B2 JP 2560830 B2 JP2560830 B2 JP 2560830B2 JP 1087525 A JP1087525 A JP 1087525A JP 8752589 A JP8752589 A JP 8752589A JP 2560830 B2 JP2560830 B2 JP 2560830B2
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- Japan
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- mosfet
- substrate
- gate
- potential
- capacitive element
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は基板電位発生回路に関し、特に半導体集積回
路の基板に所定の電位を供給する基板電位発生回路に関
する。
路の基板に所定の電位を供給する基板電位発生回路に関
する。
従来、この種の基板電位発生回路は、第３図に示すよ
うに、振幅が正負の所定のレベルに振れるクロック信号
Φを出力する駆動回路１と、一端をこの駆動回路１の出
力端と接続する容量素子C1と、この容量素子C1の他端と
接地端子との間に接続されたダイオード接続の第１のMO
SFET Q1と、容量素子C1の他端と半導体集積回路の基板
の基板電極TBとの間に接続されたダイオード接続の第２
のMOSFET Q2′とを備え、容量素子C1の一端をクロック
信号Φで駆動してこの容量素子C1充放電し、第１及び第
２のMOSFET Q1,Q2′のダイオード接続により一方向にの
み電流を流す、いわゆるポンプ効果によって半導体集積
回路の基板に所定の電位を供給する構成となっていた。
うに、振幅が正負の所定のレベルに振れるクロック信号
Φを出力する駆動回路１と、一端をこの駆動回路１の出
力端と接続する容量素子C1と、この容量素子C1の他端と
接地端子との間に接続されたダイオード接続の第１のMO
SFET Q1と、容量素子C1の他端と半導体集積回路の基板
の基板電極TBとの間に接続されたダイオード接続の第２
のMOSFET Q2′とを備え、容量素子C1の一端をクロック
信号Φで駆動してこの容量素子C1充放電し、第１及び第
２のMOSFET Q1,Q2′のダイオード接続により一方向にの
み電流を流す、いわゆるポンプ効果によって半導体集積
回路の基板に所定の電位を供給する構成となっていた。
しかしながら上述した従来の基板電位発生回路は、い
わゆるポンプ効果によって基板に電位を供給する構成と
なっているので、このポンプ効果が容量素子C1の電極の
電位が大きく振れることで得らる為に、容量素子C1・MO
SFET Q1,Q2′接続点と基板電極TBとの間に寄生する寄生
ダイオードD1により容量素子C1に蓄積されていた電荷の
一部がMOSFET Q2′を経ずに直接基板へ注入され、この
注入された電荷は少数キャリアとなり基板中に拡散して
行き、ある電位の部分に流入する為に回路誤動作を発生
するという欠点がある。
わゆるポンプ効果によって基板に電位を供給する構成と
なっているので、このポンプ効果が容量素子C1の電極の
電位が大きく振れることで得らる為に、容量素子C1・MO
SFET Q1,Q2′接続点と基板電極TBとの間に寄生する寄生
ダイオードD1により容量素子C1に蓄積されていた電荷の
一部がMOSFET Q2′を経ずに直接基板へ注入され、この
注入された電荷は少数キャリアとなり基板中に拡散して
行き、ある電位の部分に流入する為に回路誤動作を発生
するという欠点がある。
この現象は、一般にMOSFETのしきい値電圧VTが寄生ダ
イオードD1の順バイアス電位に近い程生じ易い。この様
子を第４図に示す。特にメモリ装置においては、メモリ
セルのデータが破壊されるので、この少数キャリアの注
入は重大な障害となっている。
イオードD1の順バイアス電位に近い程生じ易い。この様
子を第４図に示す。特にメモリ装置においては、メモリ
セルのデータが破壊されるので、この少数キャリアの注
入は重大な障害となっている。
この障害を除去する為に、今まではポンプ能力を小さ
くするとか、少数キャリアを半導体チップ上に分散させ
るとか、また、基板電位発生回路の周囲を高電位ブロッ
クで囲むとかの処置をとっていたが、いずれも設計自由
度を損うとともに対策としても不十分なのであった。
くするとか、少数キャリアを半導体チップ上に分散させ
るとか、また、基板電位発生回路の周囲を高電位ブロッ
クで囲むとかの処置をとっていたが、いずれも設計自由
度を損うとともに対策としても不十分なのであった。
本発明の目的は、基板への少数キャリアの流入を防止
して回路誤動作を防止し、かつ設計自由度を向上させる
ことができる基板電位発生回路を提供することにある。
して回路誤動作を防止し、かつ設計自由度を向上させる
ことができる基板電位発生回路を提供することにある。
本発明の基板電位発生回路は、所定の振幅のクロック
信号を出力する駆動回路と、一端をこの駆動回路の出力
端と接続する第１の容量素子と、この第１の容量素子の
他端と接地端子との間に接続されたダイオード接続の第
１のMOSFETと、一端を前記第１の容量素子の他端と接続
し他端を基板電極と接続する第２のMOSFETと、前記クロ
ック信号を反転するインバータと、このインバータの出
力端と前記第２のMOSFETのゲートとの間に接続された第
２の容量素子と、前記第２のMOSFESのゲートと前記基板
電極との間に接続されゲートに所定の電位を印加して前
記第２の容量素子からの信号により前記第２のMOSFETが
導通状態のとき非導通となる第３のMOSFETとを有してい
る。
信号を出力する駆動回路と、一端をこの駆動回路の出力
端と接続する第１の容量素子と、この第１の容量素子の
他端と接地端子との間に接続されたダイオード接続の第
１のMOSFETと、一端を前記第１の容量素子の他端と接続
し他端を基板電極と接続する第２のMOSFETと、前記クロ
ック信号を反転するインバータと、このインバータの出
力端と前記第２のMOSFETのゲートとの間に接続された第
２の容量素子と、前記第２のMOSFESのゲートと前記基板
電極との間に接続されゲートに所定の電位を印加して前
記第２の容量素子からの信号により前記第２のMOSFETが
導通状態のとき非導通となる第３のMOSFETとを有してい
る。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例を示す回路図である。
この実施例は、振幅が正負の所定レベルに振れるクロ
ック信号Φを出力する駆動回路１と、一端をこの駆動回
路１の出力端と接続する第１の容量素子C1と、この容量
素子C1の他端と接地端子との間に接続されたダイオード
接続の第１のMOSFET Q1と、一端を第１の溶量素子C1の
他端と接続し他端を半導体集積回路の基板の基板電極TB
とを接続する第２のMOSFET Q2と、クロック信号Φを反
転するインバータ２と、このインバータ２の出力端と第
２のMOSFET Q2のゲートとの間に接続され、第１の客量
素子C1より十分に小さい容量の第２の容量素子C2と、第
２のMOSFET Q2のゲートと基板電極TBとの間に接続され
ゲートを接地端子と接続し第２の容量素子C2からの信号
により第２のMOSFET Q2が導通状態のとき非導通となる
第３のMOSFET Q3とを有する構成となっている。
ック信号Φを出力する駆動回路１と、一端をこの駆動回
路１の出力端と接続する第１の容量素子C1と、この容量
素子C1の他端と接地端子との間に接続されたダイオード
接続の第１のMOSFET Q1と、一端を第１の溶量素子C1の
他端と接続し他端を半導体集積回路の基板の基板電極TB
とを接続する第２のMOSFET Q2と、クロック信号Φを反
転するインバータ２と、このインバータ２の出力端と第
２のMOSFET Q2のゲートとの間に接続され、第１の客量
素子C1より十分に小さい容量の第２の容量素子C2と、第
２のMOSFET Q2のゲートと基板電極TBとの間に接続され
ゲートを接地端子と接続し第２の容量素子C2からの信号
により第２のMOSFET Q2が導通状態のとき非導通となる
第３のMOSFET Q3とを有する構成となっている。
次に、この実施例の動作について説明する。
容量素子C1は駆動回路１からのクロック信号Φの正の
半周期により駆動される。この時、ダイオード接続のMO
SFET Q1は順バイアスされ、電荷が容量素子C1に流入し
蓄えられる。
半周期により駆動される。この時、ダイオード接続のMO
SFET Q1は順バイアスされ、電荷が容量素子C1に流入し
蓄えられる。
次の負の半周期でMOSFET Q1は逆バイアスされるの
で、電荷の蓄積も停止するが、MOSFET Q2は導通しこのQ
2を通してこの電荷が基板に注入されることになる。
で、電荷の蓄積も停止するが、MOSFET Q2は導通しこのQ
2を通してこの電荷が基板に注入されることになる。
ここで、従来例においては、この部分のMOSFET
（Q2′）がダイオード接続であったので、MOSFET Q1と
容量素子C1との接続点の電位VAは少なくともそのしきい
値電圧VT分だけ基板電位VBBから低下した。従ってこの
接続点の電位VAは（VBB−VT）より低くなり、寄生ダイ
オードD1が順バイアスされ基板に少数キャリアが流れる
ことになる（前述した第４図斜線の部分）。
（Q2′）がダイオード接続であったので、MOSFET Q1と
容量素子C1との接続点の電位VAは少なくともそのしきい
値電圧VT分だけ基板電位VBBから低下した。従ってこの
接続点の電位VAは（VBB−VT）より低くなり、寄生ダイ
オードD1が順バイアスされ基板に少数キャリアが流れる
ことになる（前述した第４図斜線の部分）。
しかし本発明においては、クロック信号Φがインバー
タ２で反転され容量素子C2を通してMOSFET Q2のゲート
及びMOSFET Q3に印加され、MOSFET Q2は導通し、このと
きMOSFET Q3は非導通となって容量素子C2からの信号がM
OSFET Q3に影響されることなくMOSFET Q2のゲートに供
給されるので、このMOSFET Q2により電位VAはほぼ基板
電位VBBにクランプされ、寄生ダイオードD1が順バイア
スされることはなく、従って少数キャリアの注入はな
い。この様子を第２図に示す。
タ２で反転され容量素子C2を通してMOSFET Q2のゲート
及びMOSFET Q3に印加され、MOSFET Q2は導通し、このと
きMOSFET Q3は非導通となって容量素子C2からの信号がM
OSFET Q3に影響されることなくMOSFET Q2のゲートに供
給されるので、このMOSFET Q2により電位VAはほぼ基板
電位VBBにクランプされ、寄生ダイオードD1が順バイア
スされることはなく、従って少数キャリアの注入はな
い。この様子を第２図に示す。
そしてMOSFET Q2のゲートはMOSFET Q3（接地ゲート
型）により基板電極TBに接続されており、定常的にはMO
SFET Q3は導通していてこのMOSFET Q2のゲートは基板電
位VBBと等電位であって、過渡的に容量素子C2からの信
号によって基板電位VBBに対して振れることになるが容
量素子C2は容量素子C1に比較して十分に小さい容量であ
るので、MOSFET Q2のゲート電位の振れによる、少数キ
ャリアの注入は無視される程小さいものである。
型）により基板電極TBに接続されており、定常的にはMO
SFET Q3は導通していてこのMOSFET Q2のゲートは基板電
位VBBと等電位であって、過渡的に容量素子C2からの信
号によって基板電位VBBに対して振れることになるが容
量素子C2は容量素子C1に比較して十分に小さい容量であ
るので、MOSFET Q2のゲート電位の振れによる、少数キ
ャリアの注入は無視される程小さいものである。
以上説明したように本発明は、第１の容量素子と基板
電極との間に接続されている第２のMOSFETのゲートに、
クロック信号を反転して第２の容量素子を介して印加
し、かつ第２のMOSFETのゲートと基板電極との間に、第
２の容量素子からの信号によって第２のMOSFETが導通状
態のとき非導通となる第３のMOSFETを接続する構成とす
ることにより、第１の容量素子と第２のMOSFETとの接続
点の電位をほぼ基板電位にクランプすることができるの
で、寄生ダイオードによる基板への少数キャリアの流入
を防止することができ、従って回路誤動作を防止するこ
とができ、また、ポンプ能力を小さくしたり基板電位発
生回路の周囲を囲ったりするという処置が不要となるの
で、設計の自由度を向上させることができる効果があ
る。
電極との間に接続されている第２のMOSFETのゲートに、
クロック信号を反転して第２の容量素子を介して印加
し、かつ第２のMOSFETのゲートと基板電極との間に、第
２の容量素子からの信号によって第２のMOSFETが導通状
態のとき非導通となる第３のMOSFETを接続する構成とす
ることにより、第１の容量素子と第２のMOSFETとの接続
点の電位をほぼ基板電位にクランプすることができるの
で、寄生ダイオードによる基板への少数キャリアの流入
を防止することができ、従って回路誤動作を防止するこ
とができ、また、ポンプ能力を小さくしたり基板電位発
生回路の周囲を囲ったりするという処置が不要となるの
で、設計の自由度を向上させることができる効果があ
る。
第１図は本発明の一実施例を示す回路図、第２図は第１
図に示された実施例の動作を説明するための各部信号の
波形図、第３図は従来の基板電圧発生回路の一例を示す
回路図、第４図は第３図に示された基板電位発生回路の
課題を説明するための各部信号の波形図である。 １……駆動回路、２……インバータ、C1,C2……容量素
子、D1……寄生ダイオード、Q1〜Q3,Q2′……MOSFET、T
B……基板端子。
図に示された実施例の動作を説明するための各部信号の
波形図、第３図は従来の基板電圧発生回路の一例を示す
回路図、第４図は第３図に示された基板電位発生回路の
課題を説明するための各部信号の波形図である。 １……駆動回路、２……インバータ、C1,C2……容量素
子、D1……寄生ダイオード、Q1〜Q3,Q2′……MOSFET、T
B……基板端子。
Claims (1)
- 【請求項１】所定の振幅のクロック信号を出力する駆動
回路と、一端をこの駆動回路の出力端と接続する第１の
容量素子と、この第１の容量素子の他端と接地端子との
間に接続されたダイオード接続の第１のMOSFETと、一端
を前記第１の容量素子の他端と接続し他端を基板電極と
接続する第２のMOSFETと、前記クロック信号を反転する
インバータと、このインバータの出力端と前記第２のMO
SFETのゲートとの間に接続された第２の容量素子と、前
記第２のMOSFESのゲートと前記基板電極との間に接続さ
れゲートに所定の電位を印加して前記第２の容量素子か
らの信号により前記第２のMOSFETが導通状態のとき非導
通となる第３のMOSFETとを有することを特徴とする基板
電位発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1087525A JP2560830B2 (ja) | 1989-04-05 | 1989-04-05 | 基板電位発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1087525A JP2560830B2 (ja) | 1989-04-05 | 1989-04-05 | 基板電位発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02265269A JPH02265269A (ja) | 1990-10-30 |
| JP2560830B2 true JP2560830B2 (ja) | 1996-12-04 |
Family
ID=13917413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1087525A Expired - Lifetime JP2560830B2 (ja) | 1989-04-05 | 1989-04-05 | 基板電位発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2560830B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01186163A (ja) * | 1988-01-18 | 1989-07-25 | Oki Electric Ind Co Ltd | 基板電位発生回路 |
-
1989
- 1989-04-05 JP JP1087525A patent/JP2560830B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02265269A (ja) | 1990-10-30 |
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Legal Events
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