JPH02265269A - 基板電位発生回路 - Google Patents
基板電位発生回路Info
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- JPH02265269A JPH02265269A JP1087525A JP8752589A JPH02265269A JP H02265269 A JPH02265269 A JP H02265269A JP 1087525 A JP1087525 A JP 1087525A JP 8752589 A JP8752589 A JP 8752589A JP H02265269 A JPH02265269 A JP H02265269A
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- Japan
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- capacitive element
- substrate
- mosfet
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- 239000000758 substrate Substances 0.000 title claims abstract description 39
- 239000000969 carrier Substances 0.000 abstract description 9
- 230000003071 parasitic effect Effects 0.000 abstract description 8
- 230000007257 malfunction Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 7
- 239000004065 semiconductor Substances 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000005086 pumping Methods 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000005513 bias potential Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
- Dc-Dc Converters (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は基板電位発生回路に関し、特に半導体集積回路
の基板に所定の電位を供給する基板電位発生回路に関す
る。
の基板に所定の電位を供給する基板電位発生回路に関す
る。
従来、この種の基板電位発生回路は、第３図に示すよう
に、振幅が正負の所定のレベルに振れるクロック信号Φ
を出力する駆動回路１と、一端をこの駆動回路１の出力
端と接続する容量素子Ｃ０と、この容量素子Ｃ１の他端
と接地端子との間に接続されたダイオード接続の第１の
ＭＯＳＦＥＴＱｌと、容量素子Ｃ１の他端と半導体集積
回路の基板の基板電極ＴＢとの間に接続されたダイオー
ド接続の第２のＭ ＯＳ Ｆ Ｅ Ｔ Ｑ２ とを備
え、容量素子ＣＩの一端をクロック信号Φで駆動してこ
の容量素子Ｃ１を充放電し、第１及び第２のＭＯＳＦＥ
ＴＱ＋ 、Ｑ２ ’のダイオード接続により一方向にの
み電流を流す、いわゆるポンプ効果によって半導体集積
回路の基板に所定の電位を供給する構成となっていた。
に、振幅が正負の所定のレベルに振れるクロック信号Φ
を出力する駆動回路１と、一端をこの駆動回路１の出力
端と接続する容量素子Ｃ０と、この容量素子Ｃ１の他端
と接地端子との間に接続されたダイオード接続の第１の
ＭＯＳＦＥＴＱｌと、容量素子Ｃ１の他端と半導体集積
回路の基板の基板電極ＴＢとの間に接続されたダイオー
ド接続の第２のＭ ＯＳ Ｆ Ｅ Ｔ Ｑ２ とを備
え、容量素子ＣＩの一端をクロック信号Φで駆動してこ
の容量素子Ｃ１を充放電し、第１及び第２のＭＯＳＦＥ
ＴＱ＋ 、Ｑ２ ’のダイオード接続により一方向にの
み電流を流す、いわゆるポンプ効果によって半導体集積
回路の基板に所定の電位を供給する構成となっていた。
しかしながら上述した従来の基板電位発生回路は、いわ
ゆるポンプ効果によって基板に電位を供給する構成とな
っているので、このポンプ効果が容量素子Ｃ１の電極の
電位が大きく振れることで得られる為に、容量素子Ｃ０
・ＭＯ３ＦＥＴＱ１．Ｑ２接続点と基板電極ＴＢとの間
に寄生する寄生ダイオードＤ１により容量素子Ｃ１に蓄
積されていた電荷の一部がＭ ＯＳ Ｆ Ｅ Ｔ Ｑ
２ を経ずに直接基板へ注入され、この注入された電
荷は少数キャリアとなり基板中に拡散して行き、ある電
位の部分に流入する為に回路誤動作を発生するという欠
点かある。
ゆるポンプ効果によって基板に電位を供給する構成とな
っているので、このポンプ効果が容量素子Ｃ１の電極の
電位が大きく振れることで得られる為に、容量素子Ｃ０
・ＭＯ３ＦＥＴＱ１．Ｑ２接続点と基板電極ＴＢとの間
に寄生する寄生ダイオードＤ１により容量素子Ｃ１に蓄
積されていた電荷の一部がＭ ＯＳ Ｆ Ｅ Ｔ Ｑ
２ を経ずに直接基板へ注入され、この注入された電
荷は少数キャリアとなり基板中に拡散して行き、ある電
位の部分に流入する為に回路誤動作を発生するという欠
点かある。
この現象は、一般にＭＯＳＦＥＴのしきい値電圧■↑が
寄生ダイオードＤ１の順バイアス電位に近い程生じ易い
。この様子を第４図に示す。特にメモリ装置においては
、メモリセルのデータが破壊されるので、この少数キャ
リアの注入は重大な障害となっている。
寄生ダイオードＤ１の順バイアス電位に近い程生じ易い
。この様子を第４図に示す。特にメモリ装置においては
、メモリセルのデータが破壊されるので、この少数キャ
リアの注入は重大な障害となっている。
この障害を除去する＾に、今まではポンプ能力を小さく
するとか、少数キャリアを半導体チップ上に分散させる
とか、また、基板電位発生回路の周囲を高電位ブロック
で囲むとかの処置をとっていたが、いずれも設計自由度
を損うとともに対策としても不十分なものであった。
するとか、少数キャリアを半導体チップ上に分散させる
とか、また、基板電位発生回路の周囲を高電位ブロック
で囲むとかの処置をとっていたが、いずれも設計自由度
を損うとともに対策としても不十分なものであった。
本発明の目的は、基板への少数キャリアの流入を防止し
て回路誤動作を防止し、かつ設計自由度を向上させるこ
とができる基板電位発生回路を提供することにある。
て回路誤動作を防止し、かつ設計自由度を向上させるこ
とができる基板電位発生回路を提供することにある。
本発明の基板電位発生回路は、所定の振幅のクロック信
号を出力する駆動回路と、一端をこの駆動回路の出力端
と接続する第１の容量素子と、この第１の容量素子の他
端と接地端子との間に接続されたダイオード接続の第１
のＭ ＯＳ Ｆ Ｅ Ｔと、一端を前記第１の容量素子
の他端と接続し他端を基板電極と接続する第２のＭＯＳ
ＦＥＴと、前記クロック信号を反転するインバータと、
このインバータの出力端と前記第２のＭＯＳＦＥＴのゲ
ートどの間に接続された第２の容量素子と、前記第２の
ＭＯＳＦＥＴのゲートと前記基板電極との間に接続され
ゲ゛−トに所定の電位を印加する第３の〔実施例〕 次に、本発明の実施例についてＶ面を参照して説明する
。
号を出力する駆動回路と、一端をこの駆動回路の出力端
と接続する第１の容量素子と、この第１の容量素子の他
端と接地端子との間に接続されたダイオード接続の第１
のＭ ＯＳ Ｆ Ｅ Ｔと、一端を前記第１の容量素子
の他端と接続し他端を基板電極と接続する第２のＭＯＳ
ＦＥＴと、前記クロック信号を反転するインバータと、
このインバータの出力端と前記第２のＭＯＳＦＥＴのゲ
ートどの間に接続された第２の容量素子と、前記第２の
ＭＯＳＦＥＴのゲートと前記基板電極との間に接続され
ゲ゛−トに所定の電位を印加する第３の〔実施例〕 次に、本発明の実施例についてＶ面を参照して説明する
。
第１図は本発明の一実施例を示す回路図である。
この実施例は、振幅が正負の所定レベルに振れるクロッ
ク信号Φを出力する駆動回路１と、一端をこの駆動回路
１の出力端と接続する第１の容量素子ＣＩと、この容量
素子Ｃ３の他端と接地端子との間に接続されたダイオー
ド接続の第１のＭＯＳ Ｆ Ｅ Ｔ Ｑ １と、一端を
第１の容量素子Ｃ６の他端と接続し他端を半導体集積回
路の基板の基板電極’ｒａとを接続する第２のＭ ＯＳ
Ｆ Ｅ Ｔ Ｑ ２と、クロック信号Φを反転するイ
ンバータ２と、このインバータ２の出力端と第２のＭ
ＯＳ Ｆ Ｅ Ｔ Ｑ ２のゲートとの間に接続され、
第１の容量素子Ｃ１より十分小さい容量の第２の容量素
子Ｃ２と、第２のＭＯ３ＦＥＴＱ２のゲートと基板電極
ＴＢとの間に接続されケーｌ〜を接地端子と接続する第
゛３のＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ３とを有する構成と
なっている。
ク信号Φを出力する駆動回路１と、一端をこの駆動回路
１の出力端と接続する第１の容量素子ＣＩと、この容量
素子Ｃ３の他端と接地端子との間に接続されたダイオー
ド接続の第１のＭＯＳ Ｆ Ｅ Ｔ Ｑ １と、一端を
第１の容量素子Ｃ６の他端と接続し他端を半導体集積回
路の基板の基板電極’ｒａとを接続する第２のＭ ＯＳ
Ｆ Ｅ Ｔ Ｑ ２と、クロック信号Φを反転するイ
ンバータ２と、このインバータ２の出力端と第２のＭ
ＯＳ Ｆ Ｅ Ｔ Ｑ ２のゲートとの間に接続され、
第１の容量素子Ｃ１より十分小さい容量の第２の容量素
子Ｃ２と、第２のＭＯ３ＦＥＴＱ２のゲートと基板電極
ＴＢとの間に接続されケーｌ〜を接地端子と接続する第
゛３のＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ３とを有する構成と
なっている。
次に、この実施例の動作について説明する。
容量素子Ｃ１は駆動回路１からのクロック信号Φの半周
期により駆動される。この時、ダイオード接続のＭ Ｏ
Ｓ Ｆ Ｅ Ｔ Ｑ １は順バイアスされ、電荷が容量
素子Ｃ１に流入し蓄えられる。
期により駆動される。この時、ダイオード接続のＭ Ｏ
Ｓ Ｆ Ｅ Ｔ Ｑ １は順バイアスされ、電荷が容量
素子Ｃ１に流入し蓄えられる。
次の半周期でＭ ＯＳ Ｆ Ｅ Ｔ Ｑ １は逆バイア
スされるので、電荷の蓄積も停止するが、ＭＯＳＦＥＴ
Ｑ ２を通してこの電荷が基板に注入されることにな
る。
スされるので、電荷の蓄積も停止するが、ＭＯＳＦＥＴ
Ｑ ２を通してこの電荷が基板に注入されることにな
る。
ここで、従来例においては、この部分のＭＯＳＦＥＴ（
Ｑ２ ）がダイオード接続であったので、Ｍ ＯＳ
Ｆ Ｅ Ｔ Ｑ ＋と容量素子Ｃ１との接続点の電位■
Ａは少なくともそのしきい値電圧７１分だけ基板電位Ｖ
ＢＢから低下した。従ってこの接続点の電位ＶＡは（Ｖ
ＢＢ ＶＴ ）より低くなり、寄生ダイオードＤ１が
順バイアスされ基板に少数キャリアが流れることになる
（前述した第４図斜線の部分）。
Ｑ２ ）がダイオード接続であったので、Ｍ ＯＳ
Ｆ Ｅ Ｔ Ｑ ＋と容量素子Ｃ１との接続点の電位■
Ａは少なくともそのしきい値電圧７１分だけ基板電位Ｖ
ＢＢから低下した。従ってこの接続点の電位ＶＡは（Ｖ
ＢＢ ＶＴ ）より低くなり、寄生ダイオードＤ１が
順バイアスされ基板に少数キャリアが流れることになる
（前述した第４図斜線の部分）。
しかし本発明においては、クロック信号Φがインバータ
２で反転され容量素子Ｃ２を通してＭＯＳ Ｆ Ｅ Ｔ
Ｑ ２のゲートに印加されるので、ＭＯ３ＦＥＴＱ２
のしきい値電圧は負となり、電位■。
２で反転され容量素子Ｃ２を通してＭＯＳ Ｆ Ｅ Ｔ
Ｑ ２のゲートに印加されるので、ＭＯ３ＦＥＴＱ２
のしきい値電圧は負となり、電位■。
はほぼ基板電位ＶＢＢでクランプされ、寄生ダイオード
Ｄ、が順バイアスされることはない。この様子を第２図
に示す。
Ｄ、が順バイアスされることはない。この様子を第２図
に示す。
そしてＭＯ３ＦＥＴＱ２のゲートはＭＯ３ＦＥＴＱ３（
接地ゲート型）により基板電極ＴＢに接続されており、
定常的にはこのＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ２のゲーｌ
〜は基板電位ＶＢＢと等電位であって、過渡的に基板電
位ＶＢＢに対して振れることになるが容量素子Ｃ２は容
量素子Ｃ１に比較して十分に小さい容量であるので、少
数キャリアの注入は無視される程小さいものである。
接地ゲート型）により基板電極ＴＢに接続されており、
定常的にはこのＭ ＯＳ Ｆ Ｅ Ｔ Ｑ ２のゲーｌ
〜は基板電位ＶＢＢと等電位であって、過渡的に基板電
位ＶＢＢに対して振れることになるが容量素子Ｃ２は容
量素子Ｃ１に比較して十分に小さい容量であるので、少
数キャリアの注入は無視される程小さいものである。
以上説明したように本発明は、第１の容量素子と基板電
極との間に接続されているＭＯＳＦＥＴのゲートに、ク
ロック信号を反転して第２の容量素子を介して印加する
構成とすることにより、第１の容量素子とＭＯＳＦＥＴ
との接続点の電位をほぼ基板電位にクランプすることが
できるので、寄生ダイオードによる基板への少数キャリ
アの流入を防止することができ、従って回路誤動作を防
止することができ、また、ポンプ能力を小さくしたり基
板電位発生回路の周囲を囲ったりするという処置が不要
となるので、設計の自由度を向上させることができる効
果がある。
極との間に接続されているＭＯＳＦＥＴのゲートに、ク
ロック信号を反転して第２の容量素子を介して印加する
構成とすることにより、第１の容量素子とＭＯＳＦＥＴ
との接続点の電位をほぼ基板電位にクランプすることが
できるので、寄生ダイオードによる基板への少数キャリ
アの流入を防止することができ、従って回路誤動作を防
止することができ、また、ポンプ能力を小さくしたり基
板電位発生回路の周囲を囲ったりするという処置が不要
となるので、設計の自由度を向上させることができる効
果がある。
第１図は本発明の一実施例を示す回路図、第２図は第１
′図に示された実施例の動作を説明するための各部信号
の波形図、第３図は従来の基板電圧発生回路の一例を示
す回路図、第４図は第３図に示された基板電位発生回路
の課題を説明するための各部信号の波形図である。 １・・・駆動回路、２・・・インバータ、Ｃ，、Ｃ２・
・・容量素子、Ｄｌ・・・寄生タイオード、Ｑ、〜Ｑ３
・・・Ｍ ＯＳ Ｆ Ｅ Ｔ 、 Ｔ Ｂ・・・基板端
子。
′図に示された実施例の動作を説明するための各部信号
の波形図、第３図は従来の基板電圧発生回路の一例を示
す回路図、第４図は第３図に示された基板電位発生回路
の課題を説明するための各部信号の波形図である。 １・・・駆動回路、２・・・インバータ、Ｃ，、Ｃ２・
・・容量素子、Ｄｌ・・・寄生タイオード、Ｑ、〜Ｑ３
・・・Ｍ ＯＳ Ｆ Ｅ Ｔ 、 Ｔ Ｂ・・・基板端
子。
Claims (1)
- 所定の振幅のクロック信号を出力する駆動回路と、一端
をこの駆動回路の出力端と接続する第１の容量素子と、
この第１の容量素子の他端と接地端子との間に接続され
たダイオード接続の第１のＭＯＳＦＥＴと、一端を前記
第１の容量素子の他端と接続し他端を基板電極と接続す
る第２のＭＯＳＦＥＴと、前記クロック信号を反転する
インバータと、このインバータの出力端と前記第２のＭ
ＯＳＦＥＴのゲートとの間に接続された第２の容量素子
と、前記第２のＭＯＳＦＥＴのゲートと前記基板電極と
の間に接続されゲートに所定の電位を印加する第３のＭ
ＯＳＦＥＴとを有することを特徴とする基板電位発生回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1087525A JP2560830B2 (ja) | 1989-04-05 | 1989-04-05 | 基板電位発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1087525A JP2560830B2 (ja) | 1989-04-05 | 1989-04-05 | 基板電位発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02265269A true JPH02265269A (ja) | 1990-10-30 |
| JP2560830B2 JP2560830B2 (ja) | 1996-12-04 |
Family
ID=13917413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1087525A Expired - Lifetime JP2560830B2 (ja) | 1989-04-05 | 1989-04-05 | 基板電位発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2560830B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01186163A (ja) * | 1988-01-18 | 1989-07-25 | Oki Electric Ind Co Ltd | 基板電位発生回路 |
-
1989
- 1989-04-05 JP JP1087525A patent/JP2560830B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01186163A (ja) * | 1988-01-18 | 1989-07-25 | Oki Electric Ind Co Ltd | 基板電位発生回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2560830B2 (ja) | 1996-12-04 |
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