JPH029219A - ハイサイドドライバｍｏｓ回路 - Google Patents
ハイサイドドライバｍｏｓ回路Info
- Publication number
- JPH029219A JPH029219A JP1045042A JP4504289A JPH029219A JP H029219 A JPH029219 A JP H029219A JP 1045042 A JP1045042 A JP 1045042A JP 4504289 A JP4504289 A JP 4504289A JP H029219 A JPH029219 A JP H029219A
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- JP
- Japan
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- transistor
- circuit
- gate
- signal
- logic
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Links
- 230000007704 transition Effects 0.000 claims abstract description 4
- 238000010586 diagram Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 3
- 239000002699 waste material Substances 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 230000001172 regenerating effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/06—Modifications for ensuring a fully conducting state
- H03K17/063—Modifications for ensuring a fully conducting state in field-effect transistor switches
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、集積されたＭＯ３回路、より詳細にはパワー
ＭＯＳトランジスタを駆動するための回路に関する。
ＭＯＳトランジスタを駆動するための回路に関する。
（従来技術とその問題点）
ある状態下でのパワーＭＯＳトランジスタの駆動は特殊
な態様を提示することがある。これは、例えば外部接続
された負荷を通してサプライ電圧をスイッチングするた
めに利用される論理回路の出力段のパワーＭＯＳトラン
ジスタの場合である。
な態様を提示することがある。これは、例えば外部接続
された負荷を通してサプライ電圧をスイッチングするた
めに利用される論理回路の出力段のパワーＭＯＳトラン
ジスタの場合である。
この状態では、オンになっている間のパワートランジス
タの完全なターニングオン（飽和）を確保するために、
比較的高い電圧（約１０ボルトの次数）をトランジスタ
のゲートとソースの間に維持しなければならない。前記
パワートランジスタ用として通常のバイアスコンフィギ
ユレーションが使用される場合には、該トランジスタ自
身を横切る過度の電圧降下が起こることがある。
タの完全なターニングオン（飽和）を確保するために、
比較的高い電圧（約１０ボルトの次数）をトランジスタ
のゲートとソースの間に維持しなければならない。前記
パワートランジスタ用として通常のバイアスコンフィギ
ユレーションが使用される場合には、該トランジスタ自
身を横切る過度の電圧降下が起こることがある。
この場合には、該パワートランジスタのドレイン電圧よ
りも高い絶対レベルにゲート電圧が達することを許容す
る特別な回路技術が使用される。
りも高い絶対レベルにゲート電圧が達することを許容す
る特別な回路技術が使用される。
既知の方法は、ソース（出力ノード）ポテンシャルに対
してゲートポテンシャルを増加させるために使用される
実質的に再生フィードバック回路であるいわゆる「ブー
トストラップ」回路を使用することである。従来技術の
代替回路配置は、出力ノード０ＵＴ（パワー出力トラン
ジスタのソース）とＶＧ（、ノード間に接続された定電
圧発生器を利用することにより及びこれらの回路ノード
からパワートランジスタの駆動デバイスを供給すること
により、出力トランジスタのドレインポテンシャルから
ゲートポテンシャルの「リリース」を意図する。この方
法では前記パワートランジスタのゲート電圧は前記電圧
ＶＧＧに近い値を取り、これは前記パワートランジスタ
が通電されるときの該パワトランジスタのドレイン電圧
ＶＤＩ）よりも高くなる。
してゲートポテンシャルを増加させるために使用される
実質的に再生フィードバック回路であるいわゆる「ブー
トストラップ」回路を使用することである。従来技術の
代替回路配置は、出力ノード０ＵＴ（パワー出力トラン
ジスタのソース）とＶＧ（、ノード間に接続された定電
圧発生器を利用することにより及びこれらの回路ノード
からパワートランジスタの駆動デバイスを供給すること
により、出力トランジスタのドレインポテンシャルから
ゲートポテンシャルの「リリース」を意図する。この方
法では前記パワートランジスタのゲート電圧は前記電圧
ＶＧＧに近い値を取り、これは前記パワートランジスタ
が通電されるときの該パワトランジスタのドレイン電圧
ＶＤＩ）よりも高くなる。
この既知のタイプの駆動回路（文献中のハイサイドドラ
イバ）の例を第１図、第２図及び第３図に示す。ノード
ＶＳＳとＶＧＧ間のポテンシャル差は好適な電圧発生器
（バッテリ又はパワーサプライ）により一定に維持され
、一方ノードＶＧＧとＶ。の電圧の絶対値はパワートラ
ンジスタＭｌの状態（オン又はオフ）に依存し、該トラ
ンジスタは、駆動回路の入力ターミナルＩＮと考えるこ
とのできる駆動トランジスタＭ２のゲートに印加される
駆動シグナルＣの関数として負荷Ｚｃを通してサプライ
電圧■。ゎをスイッチする。
イバ）の例を第１図、第２図及び第３図に示す。ノード
ＶＳＳとＶＧＧ間のポテンシャル差は好適な電圧発生器
（バッテリ又はパワーサプライ）により一定に維持され
、一方ノードＶＧＧとＶ。の電圧の絶対値はパワートラ
ンジスタＭｌの状態（オン又はオフ）に依存し、該トラ
ンジスタは、駆動回路の入力ターミナルＩＮと考えるこ
とのできる駆動トランジスタＭ２のゲートに印加される
駆動シグナルＣの関数として負荷Ｚｃを通してサプライ
電圧■。ゎをスイッチする。
第１図のブロック２は第２図及び第３図に示されるよう
に実質的に増幅器Ａである。両回路において、入力トラ
ンジスタＭ２のスイッチングオン及びオフは、前記増幅
器Ａにより、パワートランジスタＭ１のスイッチングオ
ン及びスイッチングオフを生じさせる。トランジスタＭ
２がオンであるときに前記増幅器Ａの入力におけるポテ
ンシャルが電圧Ｖ３３に対して過度に負になることを防
止することにより、前記増幅器への入力を保護するため
に、リミティングダイオードＤが一般的に付加される。
に実質的に増幅器Ａである。両回路において、入力トラ
ンジスタＭ２のスイッチングオン及びオフは、前記増幅
器Ａにより、パワートランジスタＭ１のスイッチングオ
ン及びスイッチングオフを生じさせる。トランジスタＭ
２がオンであるときに前記増幅器Ａの入力におけるポテ
ンシャルが電圧Ｖ３３に対して過度に負になることを防
止することにより、前記増幅器への入力を保護するため
に、リミティングダイオードＤが一般的に付加される。
電流発振器Ｉ （第２図）又は抵抗Ｒｐ （第３図）は
、トランジスタがオフであるときに、トランジスタＭ２
のドレインポテンシャルを正確な論理レベル（１）に維
持することを確保する。
、トランジスタがオフであるときに、トランジスタＭ２
のドレインポテンシャルを正確な論理レベル（１）に維
持することを確保する。
一般に従来技術による駆動回路は、トランジスタＭ２が
オンである間にエネルギを浪費し、かつ出力トランジス
タＭ１の状態が駆動回路の入力トランジスタＭ２の状態
に結び付けられているという欠点を有している。
オンである間にエネルギを浪費し、かつ出力トランジス
タＭ１の状態が駆動回路の入力トランジスタＭ２の状態
に結び付けられているという欠点を有している。
（発明の目的）
本発明の主目的は、ある状態から他の状態への遷移状態
の間のみエネルギを消費するハイサイドドライバ回路の
ための駆動回路を提供することである。
の間のみエネルギを消費するハイサイドドライバ回路の
ための駆動回路を提供することである。
この目的及び関連する利点は特許請求の範囲で定義され
た本発明の駆動回路により得ることができる。
た本発明の駆動回路により得ることができる。
（発明の構成）
本質的に、本発明の駆動回路は、記憶素子の使用、実際
には、駆動スイッチングシグナルＣから誘導される２個
のパルスシグナルにより、それぞれのＳＥＴ及びＲＥＳ
ＥＴターミナルを通して、フリップフロップを駆動する
ことによりパワートランジスタを駆動するための該フリ
ップフロップの使用に基づいている。
には、駆動スイッチングシグナルＣから誘導される２個
のパルスシグナルにより、それぞれのＳＥＴ及びＲＥＳ
ＥＴターミナルを通して、フリップフロップを駆動する
ことによりパワートランジスタを駆動するための該フリ
ップフロップの使用に基づいている。
ｇ亥パルスシグナルの第１のシグナル（Ｃ５）は前記駆
動スイッチングシグナルＣの後縁と一致するパルスであ
り、一方第２の誘導されたシグナル（ＣＳ）は前記駆動
スイッチングシグナルＣの前端と一致するパルスである
。
動スイッチングシグナルＣの後縁と一致するパルスであ
り、一方第２の誘導されたシグナル（ＣＳ）は前記駆動
スイッチングシグナルＣの前端と一致するパルスである
。
（図面の簡単な説明）
本発明及びその従来技術に対する利点は、添付図面を参
照しながら行うその実施例に関する引き続く説明を通し
て容易に理解されるであろう。
照しながら行うその実施例に関する引き続く説明を通し
て容易に理解されるであろう。
第１図は、従来技術によるハイサイドドライバの駆動回
路の回路ダイアグラムであり、第２図は、従来技術によ
る第１図の駆動回路の一態様であり、 第３図は、従来技術による第１図の駆動回路の他の態様
であり、 第４図は、本発明の一態様に従って形成されたハイサイ
ドドライバのための駆動ＭＯ３回路を示し、 第５図は、駆動スイッチングシグナルＣから誘導される
２個のパルスシグナルＣＲ及びＣＳの波形を示すダイア
グラムであり、 第６図は、第４図の回路のブロックＳの好適な態様を示
し、 第７図は、第６図の回路のそれぞれのシグナルの波形を
示すダイアグラムである。
路の回路ダイアグラムであり、第２図は、従来技術によ
る第１図の駆動回路の一態様であり、 第３図は、従来技術による第１図の駆動回路の他の態様
であり、 第４図は、本発明の一態様に従って形成されたハイサイ
ドドライバのための駆動ＭＯ３回路を示し、 第５図は、駆動スイッチングシグナルＣから誘導される
２個のパルスシグナルＣＲ及びＣＳの波形を示すダイア
グラムであり、 第６図は、第４図の回路のブロックＳの好適な態様を示
し、 第７図は、第６図の回路のそれぞれのシグナルの波形を
示すダイアグラムである。
（好適な実施例の説明）
第４図を参照すると、咳図に示されるように回路のノー
ドＶ（、Ｇ及びＶＳＳから供給されるＳＥＴＲＥＳＥＴ
タイプのフリップフロップにより構成される記憶素子Ｆ
により、本実施例に従ってパワースイッチングトランジ
スタＭｌのゲートを通しての駆動が行われる。前記フリ
ップフロップの入力ＳＥＴ （Ｓ）はソースが接地され
た第１の入力トランジスタＭ２Ｓのドレインに接続され
、該フリップフロップのＲＥＳＥＴ （Ｒ）入力はソー
スが接地された第２の入力トランジスタＭ ２ ｍのド
レインに接続されている。
ドＶ（、Ｇ及びＶＳＳから供給されるＳＥＴＲＥＳＥＴ
タイプのフリップフロップにより構成される記憶素子Ｆ
により、本実施例に従ってパワースイッチングトランジ
スタＭｌのゲートを通しての駆動が行われる。前記フリ
ップフロップの入力ＳＥＴ （Ｓ）はソースが接地され
た第１の入力トランジスタＭ２Ｓのドレインに接続され
、該フリップフロップのＲＥＳＥＴ （Ｒ）入力はソー
スが接地された第２の入力トランジスタＭ ２ ｍのド
レインに接続されている。
負荷素子（Ｒｐ＋及びＲｐｔ）が前記２個の入力トラン
ジスタのそれぞれのドレインと前記ノードＶ６Ｇ間に接
続され、前記２個のトランジスタがオフであるときに該
２個の入力トランジスタのドレインポテンシャルが定常
論理状態１に対応するレベルに維持されることを確保す
る。この負荷素子は第４図に示すように、抵抗（それぞ
れＲｐ＋及びＲｐ２）又は電流発振器とすることができ
る。
ジスタのそれぞれのドレインと前記ノードＶ６Ｇ間に接
続され、前記２個のトランジスタがオフであるときに該
２個の入力トランジスタのドレインポテンシャルが定常
論理状態１に対応するレベルに維持されることを確保す
る。この負荷素子は第４図に示すように、抵抗（それぞ
れＲｐ＋及びＲｐ２）又は電流発振器とすることができ
る。
ダイオード（それぞれＤｌ及びＤ２）がノード■５．（
パワースイッチングトランジスタＭ１のソースあるいは
出力ノード）と前記２個の入力トランジスタＭ ２ ｓ
及びＭ２Ｒのそれぞれのドレイン間に接続されることが
好ましく、これによりそれらが１ｉｆｌ電されるときに
前記２個のトランジスタのドレインポテンシャルがＶ。
パワースイッチングトランジスタＭ１のソースあるいは
出力ノード）と前記２個の入力トランジスタＭ ２ ｓ
及びＭ２Ｒのそれぞれのドレイン間に接続されることが
好ましく、これによりそれらが１ｉｆｌ電されるときに
前記２個のトランジスタのドレインポテンシャルがＶ。
に対して過度に負になることを防止する。
前記２個の入力トランジスタＭ２．ｌ及びＭ２゜はそれ
ぞれ２個のパルスシグナルＣＲ及びＣ５により駆動され
、第１のパルスは駆動スイッチングシグナルＣの前端と
一致し一方第２のシグナルは駆動スイッチングＣの後端
と一致する。該パルスシグナルＣＩ及びＣＲは、第４図
でブロックＳにより示される好適な回路手段により、駆
動回路の入力ターミナルＩＮに印加されるスイッチング
シグナルＣから誘導され、かつそれは当業者に周知な種
々の形態で形成されることができる。
ぞれ２個のパルスシグナルＣＲ及びＣ５により駆動され
、第１のパルスは駆動スイッチングシグナルＣの前端と
一致し一方第２のシグナルは駆動スイッチングＣの後端
と一致する。該パルスシグナルＣＩ及びＣＲは、第４図
でブロックＳにより示される好適な回路手段により、駆
動回路の入力ターミナルＩＮに印加されるスイッチング
シグナルＣから誘導され、かつそれは当業者に周知な種
々の形態で形成されることができる。
ある種の「反復」を有する駆動スイッチングシグナルＣ
に関するシグナルＣえ及びＣ３のそれぞれの波形が第５
図のダイアダラム中に示されている。
に関するシグナルＣえ及びＣ３のそれぞれの波形が第５
図のダイアダラム中に示されている。
明らかなように、駆動スイッチングシグナルの典型的な
波形の前端と後端のそれぞれに一致するこのような２個
の正のパルスシグナルを誘導するための方法及び回路配
置は多くのもの、例えば誘導回路や整流回路を使用する
ことができる。駆動スイッチングシグナルＣから２個の
正のパルスシグナルＣＲｌ及びＣＳを誘導できるこのよ
うな回路手段の特に好ましい態様が第６図に示され、こ
れは反転論理ゲート（インバータ）により導入される遅
れの利用に基づいている。第６図に示された例では、実
質的にＮＯＴ、ＡＮＤ及びＮＯＲゲートが使用されてい
る。駆動スイッチングシグナルＣ及びＮＯＴ （インバ
ータ）ゲートの出力で得られるその否定では、前記ＡＮ
Ｄ及びＮＯＲゲートのそれぞれの２個の入力に印加され
て、それぞれの出力において次の式で与えられる２個の
シグナｃ、＝ｃへｄ 及び Ｃ！＝Ｃ＋て ルが得られる。
波形の前端と後端のそれぞれに一致するこのような２個
の正のパルスシグナルを誘導するための方法及び回路配
置は多くのもの、例えば誘導回路や整流回路を使用する
ことができる。駆動スイッチングシグナルＣから２個の
正のパルスシグナルＣＲｌ及びＣＳを誘導できるこのよ
うな回路手段の特に好ましい態様が第６図に示され、こ
れは反転論理ゲート（インバータ）により導入される遅
れの利用に基づいている。第６図に示された例では、実
質的にＮＯＴ、ＡＮＤ及びＮＯＲゲートが使用されてい
る。駆動スイッチングシグナルＣ及びＮＯＴ （インバ
ータ）ゲートの出力で得られるその否定では、前記ＡＮ
Ｄ及びＮＯＲゲートのそれぞれの２個の入力に印加され
て、それぞれの出力において次の式で与えられる２個の
シグナｃ、＝ｃへｄ 及び Ｃ！＝Ｃ＋て ルが得られる。
インバータの出力で得られる反転シグナルＣは実際に入
力シグナルＣに対してある遅れを有するため、シグナル
ＣＲ（ＡＮＤゲートの出力において）及びｃ、（ＮＯＲ
ゲートの出力において）は第７図のダイアグラムにグラ
フ的に示す所望の特性を有している。
力シグナルＣに対してある遅れを有するため、シグナル
ＣＲ（ＡＮＤゲートの出力において）及びｃ、（ＮＯＲ
ゲートの出力において）は第７図のダイアグラムにグラ
フ的に示す所望の特性を有している。
一般に、論理ゲート及び遅れ素子の異なった配置でも又
異なった種類でも同じ結果が得られる。
異なった種類でも同じ結果が得られる。
本発明の駆動回路の手段によると、明らかに該駆動回路
による実質的な浪費（電流の引き込み）が遷移状態の間
にのみ起こり、従って完全に目的が達成される。
による実質的な浪費（電流の引き込み）が遷移状態の間
にのみ起こり、従って完全に目的が達成される。
ある種の回路条件では、駆動回路の駆動記憶素子Ｆの出
力とパワースイッチングトランジスタＭ１のゲート間で
バッファ段を使用することが有用であることがある。
力とパワースイッチングトランジスタＭ１のゲート間で
バッファ段を使用することが有用であることがある。
第４図では２個のＮＡＮＤゲートにより示されているが
、駆動記憶素子Ｆは異なった論理ゲートとともに形成さ
れても、あるいは好適な特性を有する他の任意の双安定
素子とともに形成されてもよい。
、駆動記憶素子Ｆは異なった論理ゲートとともに形成さ
れても、あるいは好適な特性を有する他の任意の双安定
素子とともに形成されてもよい。
第１図は、従来技術によるハイサイドドライバの駆動回
路の回路ダイアグラムであり、第２図は、従来技術によ
る第１図の駆動回路の一態様であり、第３図は、従来技
術による第１図の駆動回路の他のＢ様であり、第４図は
、本発明に従って形成されたハイサイドドライバのため
の駆動ＭＯ３回路を示し、第５図は、駆動スイッチング
シグナルＣから誘導される２個のパルスシグナルＣ６及
びＣ３の波形を示すダイアグラムであり、第６図は、第
４図の回路のブロックＳの好適な態様を示し、第７図は
、第６図の回路のそれぞれのシグナルの波形を示すダイ
アグラムである。 特許出願人 工ッセヂエッセートムソンマイクロエレク
トロニクス
路の回路ダイアグラムであり、第２図は、従来技術によ
る第１図の駆動回路の一態様であり、第３図は、従来技
術による第１図の駆動回路の他のＢ様であり、第４図は
、本発明に従って形成されたハイサイドドライバのため
の駆動ＭＯ３回路を示し、第５図は、駆動スイッチング
シグナルＣから誘導される２個のパルスシグナルＣ６及
びＣ３の波形を示すダイアグラムであり、第６図は、第
４図の回路のブロックＳの好適な態様を示し、第７図は
、第６図の回路のそれぞれのシグナルの波形を示すダイ
アグラムである。 特許出願人 工ッセヂエッセートムソンマイクロエレク
トロニクス
Claims (1)
- 【特許請求の範囲】 （１）サプライレールＶ＿Ｄ＿Ｄに接続されたドレイン
、及び他のターミナルが接地された負荷Ｚｃの一方のタ
ーミナルに接続されたソースを有し、かつ駆動スイッチ
ングシグナルＣの関数として駆動回路により駆動される
パワースイッチングトランジスタＭ１により前記負荷を
通して前記サプライ電圧Ｖ＿Ｄ＿Ｄをスイッチングし、
遷移状態でのみ消費するハイサイド駆動回路において、 その２個の出力ターミナルにおいて、それぞれスイッチ
ングシグナルＣの後端と一致する正のパルスである第１
のパルスシグナルＣ＿Ｓと前記スイッチングシグナルＣ
の前端と一致する正のパルスである第２のパルスシグナ
ルＣ＿Ｒを形成することのできる、前記駆動スイッチン
グシグナルＣが印加される入力ターミナルを有する入力
回路手段と、前記第１のシグナルＣ＿Ｓにより駆動され
、該トランジスタＭ２＿Ｓがオフのときに該トランジス
タのドレインポテンシャルを定常論理１レベルに維持で
きる負荷素子を通して回路のサプライノードＶ＿Ｇ＿Ｇ
に接続されたドレインを有する接地されたソースを有す
る前記第１のトランジスタＭ２＿Ｓと、前記パルスシグ
ナルＣ＿Ｒにより駆動され、該トランジスタＭ２＿Ｒが
オフのときに該トランジスタのドレインポテンシャルを
定常論理１レベルに維持できる負荷素子を通して回路の
前記サプライノードＶ＿Ｇ＿Ｇに接続されたドレインを
有する接地されたソースを有する前記第２のトランジス
タＭ２＿Ｒと、 前記第１のトランジスタＭ２＿Ｓのドレインに接続され
たＳＥＴ入力ターミナル、及び前記第２のトランジスタ
Ｍ２＿Ｒのドレインに接続されたＲＥＳＥＴ入力ターミ
ナルを有し、更に前記パワースイッチングトランジスタ
Ｍ１のゲートに接続された入力ターミナルを有するＳＥ
Ｔ−ＲＥＳＥＴタイプのフリップフロップとを含んで成
り、 回路の前記サプライノードＶ＿Ｇ＿Ｇと前記パワースイ
ッチングトランジスタＭ１間に電圧発生手段により定ポ
テンシャル差が維持されるようにしたことを特徴とする
回路。 （２）各トランジスタＭ２＿Ｓ及びＭ２＿Ｒの負荷が抵
抗である請求項１に記載の回路。（３）各トランジスタ
Ｍ２＿Ｓ及びＭ２＿Ｒの負荷が電流発振器である請求項
１に記載の回路。 （４）パワースイッチングトランジスタＭ１のソースと
各２個のトランジスタＭ２＿Ｓ及びＭ２＿Ｒのそれぞれ
のドレインの間にリミティングダイオードが接続されて
いる請求項１に記載の回路。 （５）フリップフロップの出力ターミナルとパワースイ
ッチングトランジスタＭ１のゲート間にバッファ段が存
在する請求項１に記載の回路。 （６）回路手段が論理ＮＯＴゲート、論理ＡＮＤゲート
及び論理ＮＯＲゲートを含んで成り、駆動スイッチング
シグナルＣが各論理ゲートの入力に印加され、前記ＮＯ
Ｔゲートの出力シグナルＣが入力シグナルに対してある
遅れを有しかつ他の論理ＡＮＤ及びＮＯＲゲートのそれ
ぞれの第２の入力に印加され、これにより後者のゲート
のそれぞれの出力ターミナルにおいて２個のパルスシグ
ナルＣ＿Ｒ及びＣ＿Ｓを得るようにした請求項１に記載
の回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT83616A/88 | 1988-02-25 | ||
| IT83616/88A IT1221251B (it) | 1988-02-25 | 1988-02-25 | Circuito mos per il pilotaggio di un carico dal lato alto della alimentazione |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH029219A true JPH029219A (ja) | 1990-01-12 |
Family
ID=11323186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1045042A Pending JPH029219A (ja) | 1988-02-25 | 1989-02-25 | ハイサイドドライバｍｏｓ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4942309A (ja) |
| EP (1) | EP0330628B1 (ja) |
| JP (1) | JPH029219A (ja) |
| DE (1) | DE68912617T2 (ja) |
| IT (1) | IT1221251B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5007795A (en) * | 1989-10-06 | 1991-04-16 | Yajima Kogyo, Inc. | Supply head of nut feeder |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0693615B2 (ja) * | 1988-05-16 | 1994-11-16 | 株式会社東芝 | ドライバ回路 |
| JPH0654873B2 (ja) * | 1989-09-04 | 1994-07-20 | 株式会社東芝 | プログラマブル型論理装置 |
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