JPH10242810A - ラッチ回路 - Google Patents
ラッチ回路Info
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- JPH10242810A JPH10242810A JP9046019A JP4601997A JPH10242810A JP H10242810 A JPH10242810 A JP H10242810A JP 9046019 A JP9046019 A JP 9046019A JP 4601997 A JP4601997 A JP 4601997A JP H10242810 A JPH10242810 A JP H10242810A
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- clock
- level
- conductivity type
- signal
- inverter
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Abstract
(57)【要約】 （修正有）
【課題】ダイナミック型ラッチ回路において、クロック
が長時間停止した時に、データを保持している容量が漏
れ電流により放電して中間電位にシフトすると、次段の
回路に貫通電流が流れる。クロックが長時間停止して
も、次段の回路に貫通電流が流れないようにする。 【解決手段】クロックが所定の一定期間以上停止したこ
とを検出するクロック停止検出回路を設け、クロック停
止検出回路はクロック停止検出信号Ｒ１を発生した時
に、ダイナミック型ラッチ回路の出力をリセットするリ
セット回路を設ける。
が長時間停止した時に、データを保持している容量が漏
れ電流により放電して中間電位にシフトすると、次段の
回路に貫通電流が流れる。クロックが長時間停止して
も、次段の回路に貫通電流が流れないようにする。 【解決手段】クロックが所定の一定期間以上停止したこ
とを検出するクロック停止検出回路を設け、クロック停
止検出回路はクロック停止検出信号Ｒ１を発生した時
に、ダイナミック型ラッチ回路の出力をリセットするリ
セット回路を設ける。
Description
【発明の属する技術分野】本発明はラッチ回路に関し、
特にクロックドインバータを採用したダイナミック型ラ
ッチ回路に関する。
特にクロックドインバータを採用したダイナミック型ラ
ッチ回路に関する。
【０００１】
【従来の技術】従来のダイナミック型ラッチ回路を使用
して構成したＤタイプＦ／Ｆの回路例を図８に示す。図
８において、Ｃはクロック信号、Ｃの上付きバーはその
反転信号、Ｄは入力信号である。上記のラッチ回路の動
作を説明すると、Ｃが“Ｌ”の時にインバータ（ａ）が
活性化されて、データ端子からデータＤを取り込む。一
方、インバータ（ｂ）はＣが“Ｌ”なので不活性状態と
なる。この時、インバータ（ａ）は入力したＤの値に応
じた値でインバータ（ｂ）の入力容量を充電（放電）す
る。次に、Ｃが“Ｈ”になると、インバータ（ａ）は不
活性となりインバータ（ｂ）は活性化されるので、イン
バータ（ａ）によって取り込まれた値がインバータ
（ｂ）の入力容量によって保持されるとともに、インバ
ータ（ｂ）はその入力端子に保持された値に応じて次段
のインバータ（ｃ）の入力容量を充電（放電）する。イ
ンバータ（ｃ）はその入力値に応じた出力値を出力す
る。次に、Ｃが“Ｌ”になると、インバータ（ｂ）が不
活性になるため、その出力値がインバータ（ｃ）の入力
容量に保持される。
して構成したＤタイプＦ／Ｆの回路例を図８に示す。図
８において、Ｃはクロック信号、Ｃの上付きバーはその
反転信号、Ｄは入力信号である。上記のラッチ回路の動
作を説明すると、Ｃが“Ｌ”の時にインバータ（ａ）が
活性化されて、データ端子からデータＤを取り込む。一
方、インバータ（ｂ）はＣが“Ｌ”なので不活性状態と
なる。この時、インバータ（ａ）は入力したＤの値に応
じた値でインバータ（ｂ）の入力容量を充電（放電）す
る。次に、Ｃが“Ｈ”になると、インバータ（ａ）は不
活性となりインバータ（ｂ）は活性化されるので、イン
バータ（ａ）によって取り込まれた値がインバータ
（ｂ）の入力容量によって保持されるとともに、インバ
ータ（ｂ）はその入力端子に保持された値に応じて次段
のインバータ（ｃ）の入力容量を充電（放電）する。イ
ンバータ（ｃ）はその入力値に応じた出力値を出力す
る。次に、Ｃが“Ｌ”になると、インバータ（ｂ）が不
活性になるため、その出力値がインバータ（ｃ）の入力
容量に保持される。
【０００２】
【発明が解決しようとする課題】上述のようにダイナミ
ック型ラッチ回路は、Ｃの“Ｌ”，“Ｈ”の変化に応じ
てクロックドインバータ（ａ）や（ｂ）の出力値がその
次段に接続される回路の入力容量や配線容量に保持され
る。しかしながら、Ｃが“Ｌ”または“Ｈ”の状態のま
まある一定時間以上続くと、次段回路の入力容量に保持
された電荷がクロックドインバータを構成するＭＯＳト
ランジスタの漏れ電流によって放電（充電）され、
“Ｌ”または“Ｈ”レベルの状態から次第に中間レベル
に移り、従って、ＣＭＯＳインバータ（ａ）、（ｂ）、
（ｃ）に貫通電流が流れて消費電力が増加してしまう、
という問題が起きる。
ック型ラッチ回路は、Ｃの“Ｌ”，“Ｈ”の変化に応じ
てクロックドインバータ（ａ）や（ｂ）の出力値がその
次段に接続される回路の入力容量や配線容量に保持され
る。しかしながら、Ｃが“Ｌ”または“Ｈ”の状態のま
まある一定時間以上続くと、次段回路の入力容量に保持
された電荷がクロックドインバータを構成するＭＯＳト
ランジスタの漏れ電流によって放電（充電）され、
“Ｌ”または“Ｈ”レベルの状態から次第に中間レベル
に移り、従って、ＣＭＯＳインバータ（ａ）、（ｂ）、
（ｃ）に貫通電流が流れて消費電力が増加してしまう、
という問題が起きる。
【０００３】これを抑止する一案として、特開平１−１
９１５１２号公報に記載されているリセット付きのラッ
チ回路が考えられる。すなわち、漏れ電流によりデータ
保持点が中間レベルになる前に、データ保持点をリセッ
トして次段の回路に貫通電流が流れるのを抑止すること
が考えられる。
９１５１２号公報に記載されているリセット付きのラッ
チ回路が考えられる。すなわち、漏れ電流によりデータ
保持点が中間レベルになる前に、データ保持点をリセッ
トして次段の回路に貫通電流が流れるのを抑止すること
が考えられる。
【０００４】しかし、データの保持特性はデータを保持
する容量値と回路素子の漏れ電流特性により異なるため
に、クロック動作周期と保持特性を鑑みて、リセット信
号を発生させる制御回路を回路毎に設計することは非常
に困難であり、コストもかかる。
する容量値と回路素子の漏れ電流特性により異なるため
に、クロック動作周期と保持特性を鑑みて、リセット信
号を発生させる制御回路を回路毎に設計することは非常
に困難であり、コストもかかる。
【０００５】
【課題を解決するための手段】本発明によるダイナミッ
ク型ラッチ回路は、一定時間以上クロック信号Ｃ及びク
ロック反転信号が“Ｈ”あるいは“Ｌ”レベルのままと
なった場合に、自動的に入力信号が中間レベルに安定す
ることを妨げることで内部回路に貫通電流が流れる現象
を抑制する機能を有する。
ク型ラッチ回路は、一定時間以上クロック信号Ｃ及びク
ロック反転信号が“Ｈ”あるいは“Ｌ”レベルのままと
なった場合に、自動的に入力信号が中間レベルに安定す
ることを妨げることで内部回路に貫通電流が流れる現象
を抑制する機能を有する。
【０００６】そのために、本発明ではダイナミック型ラ
ッチ回路に使用するクロックドインバータ（図１のａ）
に対してクロック信号Ｃ及びクロック反転信号が一定時
間以上“Ｈ”あるいは“Ｌ”レベルのままとなっている
ことを検出するクロック停止検出部（図１のｂ）と、こ
のクロック停止検出部から出力されるクロック停止検出
信号Ｒ１により入力信号を“Ｈ”あるいは“Ｌ”レベル
に固定する機能を付加する。
ッチ回路に使用するクロックドインバータ（図１のａ）
に対してクロック信号Ｃ及びクロック反転信号が一定時
間以上“Ｈ”あるいは“Ｌ”レベルのままとなっている
ことを検出するクロック停止検出部（図１のｂ）と、こ
のクロック停止検出部から出力されるクロック停止検出
信号Ｒ１により入力信号を“Ｈ”あるいは“Ｌ”レベル
に固定する機能を付加する。
【０００７】従って、ダイナミック型ラッチ回路におい
て、一定時間以上クロック信号Ｃ及びクロック反転信号
が“Ｈ”あるいは“Ｌ”レベルのままとなった場合にそ
の状態を検出し、内部信号を“Ｈ”あるいは“Ｌ”レベ
ルに固定することで内部回路に貫通電流が流れることを
抑制する。
て、一定時間以上クロック信号Ｃ及びクロック反転信号
が“Ｈ”あるいは“Ｌ”レベルのままとなった場合にそ
の状態を検出し、内部信号を“Ｈ”あるいは“Ｌ”レベ
ルに固定することで内部回路に貫通電流が流れることを
抑制する。
【０００８】
【発明の実施の形態】本発明の実施の形態について、図
面を参照して説明する。
面を参照して説明する。
【０００９】図１に本発明のダイナミック型ラッチ回路
で使用するクロックドインバータとクロック停止検出部
を示す。
で使用するクロックドインバータとクロック停止検出部
を示す。
【００１０】インバータ回路部９はダイナミック型でク
ロック信号Ｃがある一定の周波数以上で入力している場
合、Ｃが“Ｌ”レベルのときＯＵＴはＤ入力の値を、Ｃ
が“Ｈ”レベルになるとＯＵＴはＤ入力の値を保持す
る。
ロック信号Ｃがある一定の周波数以上で入力している場
合、Ｃが“Ｌ”レベルのときＯＵＴはＤ入力の値を、Ｃ
が“Ｈ”レベルになるとＯＵＴはＤ入力の値を保持す
る。
【００１１】ある一定の周波数とは本発明の実施例のひ
とつである図２に示す回路において寄生容量及びトラン
ジスタ１〜５のリーク電流により、Ａ点の電位が“Ｈ”
あるいは“Ｌ”レベルから中間レベルになる時間を１／
２周期として定義される。
とつである図２に示す回路において寄生容量及びトラン
ジスタ１〜５のリーク電流により、Ａ点の電位が“Ｈ”
あるいは“Ｌ”レベルから中間レベルになる時間を１／
２周期として定義される。
【００１２】クロック停止検出部ｂは、クロック信号が
ある一定周波数以上で入力している場合、クロック停止
検出信号Ｒ１に“Ｈ”レベルを与え、通常動作であるこ
とを示す。一方、クロック信号Ｃが上記一定周波数以下
で入力もしくは“Ｈ”レベルで停止した場合、クロック
停止検出信号Ｒ１を“Ｌ”レベルとする。
ある一定周波数以上で入力している場合、クロック停止
検出信号Ｒ１に“Ｈ”レベルを与え、通常動作であるこ
とを示す。一方、クロック信号Ｃが上記一定周波数以下
で入力もしくは“Ｈ”レベルで停止した場合、クロック
停止検出信号Ｒ１を“Ｌ”レベルとする。
【００１３】インバータ部はクロック停止検出信号Ｒ１
を受け、ラッチした論理レベルをセットまたはリセット
する。これによって、インバータ部の出力ＯＵＴに接続
され、ＯＵＴの値を保持する次段の回路に貫通電流が流
れることを抑止する。
を受け、ラッチした論理レベルをセットまたはリセット
する。これによって、インバータ部の出力ＯＵＴに接続
され、ＯＵＴの値を保持する次段の回路に貫通電流が流
れることを抑止する。
【００１４】
【実施例】本発明の実施例について図面を参照して詳細
に説明する。
に説明する。
【００１５】図２に、本発明によるダイナミック型ラッ
チ回路のインバータ回路部を示す。Ｃはクロック信号、
Ｒ１はクロック停止検出部からの信号、Ｄはデータ入力
である。１〜３はＰ型トランジスタ、４，５はＮ型トラ
ンジスタ、７はインバータである。
チ回路のインバータ回路部を示す。Ｃはクロック信号、
Ｒ１はクロック停止検出部からの信号、Ｄはデータ入力
である。１〜３はＰ型トランジスタ、４，５はＮ型トラ
ンジスタ、７はインバータである。
【００１６】図３に本発明によるクロック停止検出部の
実施例のひとつを示す。Ｃはクロック信号、Ｒ１はラッ
チ回路へのクロック停止検出信号である。
実施例のひとつを示す。Ｃはクロック信号、Ｒ１はラッ
チ回路へのクロック停止検出信号である。
【００１７】８，９，１０，１２，１３はＰ型ＭＯＳト
ランジスタ、７，１１，１４はＮ型ＭＯＳトランジスタ
である。ＣＡＰは容量である。Ｐ型ＭＯＳトランジスタ
９，１０のオン抵抗は、それ以外のトランジスタのオン
抵抗より高くする。
ランジスタ、７，１１，１４はＮ型ＭＯＳトランジスタ
である。ＣＡＰは容量である。Ｐ型ＭＯＳトランジスタ
９，１０のオン抵抗は、それ以外のトランジスタのオン
抵抗より高くする。
【００１８】次に本発明の実施例の動作についてタイミ
ングチャート図４を用いて詳細に説明する。まず、図３
のクロック停止検出部について説明する。図３において
クロック信号Ｃが“Ｌ”、クロック反転信号が“Ｈ”レ
ベルの状態のとき、Ｎ型ＭＯＳトランジスタ７，および
Ｐ型ＭＯＳトランジスタ８はオン、Ｐ型ＭＯＳトランジ
スタ９，１０はオフし、Ｂ点は“Ｌ”、Ｒ１は“Ｈ”レ
ベルとなる。
ングチャート図４を用いて詳細に説明する。まず、図３
のクロック停止検出部について説明する。図３において
クロック信号Ｃが“Ｌ”、クロック反転信号が“Ｈ”レ
ベルの状態のとき、Ｎ型ＭＯＳトランジスタ７，および
Ｐ型ＭＯＳトランジスタ８はオン、Ｐ型ＭＯＳトランジ
スタ９，１０はオフし、Ｂ点は“Ｌ”、Ｒ１は“Ｈ”レ
ベルとなる。
【００１９】次に、クロック信号Ｃが“Ｈ”、クロック
反転信号が“Ｌ”レベルの状態になると、Ｎ型ＭＯＳト
ランジスタ７，およびＰ型ＭＯＳトランジスタ８はオ
フ、Ｐ型ＭＯＳトランジスタ９，１０はオン、Ｎ型ＭＯ
Ｓトランジスタ１１，およびＰ型ＭＯＳトランジスタ１
２はオフになり、Ｐ型ＭＯＳトランジスタ９，１０の抵
抗及び容量ＣＡＰにより構成される時定数により決まる
時間でＡ点のレベルは“Ｈ”の方向に上がっていく。そ
して、そのレベルがＰ型ＭＯＳトランジスタ１３，Ｎ型
ＭＯＳトランジスタ１４により構成するインバータのし
きい値を越えるとＲ１は“Ｌ”レベルになる。
反転信号が“Ｌ”レベルの状態になると、Ｎ型ＭＯＳト
ランジスタ７，およびＰ型ＭＯＳトランジスタ８はオ
フ、Ｐ型ＭＯＳトランジスタ９，１０はオン、Ｎ型ＭＯ
Ｓトランジスタ１１，およびＰ型ＭＯＳトランジスタ１
２はオフになり、Ｐ型ＭＯＳトランジスタ９，１０の抵
抗及び容量ＣＡＰにより構成される時定数により決まる
時間でＡ点のレベルは“Ｈ”の方向に上がっていく。そ
して、そのレベルがＰ型ＭＯＳトランジスタ１３，Ｎ型
ＭＯＳトランジスタ１４により構成するインバータのし
きい値を越えるとＲ１は“Ｌ”レベルになる。
【００２０】次に再びクロック信号Ｃが“Ｌ”、クロッ
ク反転信号が“Ｈ”レベルの状態になるとはＮ型ＭＯＳ
トランジスタ７，およびＰ型ＭＯＳトランジスタ８はオ
ン、Ｐ型ＭＯＳトランジスタ９，１０はオフ、Ｎ型ＭＯ
Ｓトランジスタ１１，およびＰ型ＭＯＳトランジスタ１
２はオンする。するとＢ点は“Ｌ”、Ｒ１は“Ｈ”レベ
ルとなる。また、Ｎ型ＭＯＳトランジスタ１１，および
Ｐ型ＭＯＳトランジスタ１２のオン抵抗および、ＣＡＰ
の容量により構成される時定数により決まる時間でＣ点
の電位は“Ｌ”側に向かう。Ｎ型ＭＯＳトランジスタ１
１，およびＰ型ＭＯＳトランジスタ１２のオン抵抗はＰ
型ＭＯＳトランジスタ９のオン抵抗より十分小さく設計
し“Ｌ”レベルにはすぐなるようにする。
ク反転信号が“Ｈ”レベルの状態になるとはＮ型ＭＯＳ
トランジスタ７，およびＰ型ＭＯＳトランジスタ８はオ
ン、Ｐ型ＭＯＳトランジスタ９，１０はオフ、Ｎ型ＭＯ
Ｓトランジスタ１１，およびＰ型ＭＯＳトランジスタ１
２はオンする。するとＢ点は“Ｌ”、Ｒ１は“Ｈ”レベ
ルとなる。また、Ｎ型ＭＯＳトランジスタ１１，および
Ｐ型ＭＯＳトランジスタ１２のオン抵抗および、ＣＡＰ
の容量により構成される時定数により決まる時間でＣ点
の電位は“Ｌ”側に向かう。Ｎ型ＭＯＳトランジスタ１
１，およびＰ型ＭＯＳトランジスタ１２のオン抵抗はＰ
型ＭＯＳトランジスタ９のオン抵抗より十分小さく設計
し“Ｌ”レベルにはすぐなるようにする。
【００２１】以上の動作をまとめると、１）クロック信
号Ｃが常に“Ｌ”レベルの時Ｒ１は常に“Ｈ”レベルと
なる。２）クロック信号Ｃの“Ｈ”レベルがトランジス
タ３のオン抵抗及びＣＡＰの容量値により決まるある一
定時間（τ）より短い周期でクロックが動作している場
合、Ｒ１は常に“Ｌ”レベルになる。３）クロック信号
Ｃが常に“Ｈ”レベルのとき、あるいは上記一定時間よ
り遅い周期で動作しているとき、クロック停止検出信号
Ｒ１は“Ｌ”レベルになる。
号Ｃが常に“Ｌ”レベルの時Ｒ１は常に“Ｈ”レベルと
なる。２）クロック信号Ｃの“Ｈ”レベルがトランジス
タ３のオン抵抗及びＣＡＰの容量値により決まるある一
定時間（τ）より短い周期でクロックが動作している場
合、Ｒ１は常に“Ｌ”レベルになる。３）クロック信号
Ｃが常に“Ｈ”レベルのとき、あるいは上記一定時間よ
り遅い周期で動作しているとき、クロック停止検出信号
Ｒ１は“Ｌ”レベルになる。
【００２２】次に図２のラッチ回路部の動作について説
明する。ラッチ回路部はクロック停止検出信号Ｒ１が常
に“Ｈ”レベルである場合、トランジスタ３はＯＦＦ
し、この状態ではクロックドインバータとして動作す
る。すなわちクロック信号Ｃが“Ｌ”、クロック反転信
号が“Ｈ”のときは、Ｄを入力とする通常のインバータ
となる。ここでクロック信号Ｃが“Ｈ”、クロック反転
信号が“Ｌ”がこの状態で一定時間τより長い間続くと
クロック停止検出回路からのクロック停止検出信号Ｒ１
によってトランジスタ３がＯＮしてＡ点を強制的に
“Ｈ”レベルにする。従って次段に接続されるインバー
タに貫通電流が流れることを抑制することができる。
明する。ラッチ回路部はクロック停止検出信号Ｒ１が常
に“Ｈ”レベルである場合、トランジスタ３はＯＦＦ
し、この状態ではクロックドインバータとして動作す
る。すなわちクロック信号Ｃが“Ｌ”、クロック反転信
号が“Ｈ”のときは、Ｄを入力とする通常のインバータ
となる。ここでクロック信号Ｃが“Ｈ”、クロック反転
信号が“Ｌ”がこの状態で一定時間τより長い間続くと
クロック停止検出回路からのクロック停止検出信号Ｒ１
によってトランジスタ３がＯＮしてＡ点を強制的に
“Ｈ”レベルにする。従って次段に接続されるインバー
タに貫通電流が流れることを抑制することができる。
【００２３】また、クロック停止検出部３のオン抵抗お
よびＣＡＰの容量の特性値をラッチ回路のトランジスタ
１〜５のリーク特性に合わせて設計すればラッチ回路で
保持できる周期より早いクロックにおいては通常のダイ
ナミック型ラッチとして使用できる。
よびＣＡＰの容量の特性値をラッチ回路のトランジスタ
１〜５のリーク特性に合わせて設計すればラッチ回路で
保持できる周期より早いクロックにおいては通常のダイ
ナミック型ラッチとして使用できる。
【００２４】次に本発明の第２の実施の形態について、
図５、６、および７を用いて説明する。図５は、上記実
施例で示したダイナミック型ラッチ回路を２個使用して
ＤタイプＦ／Ｆを構成したものである。この場合は、図
２に示されるインバータ６は不要である。図５におい
て、インバータ（ａ），（ｂ）の動作は従来技術のそれ
と同じである。図において、Ｒ１およびＲ２はインバー
タ（ａ），（ｂ）の保持情報をリセットする信号であ
り、それぞれ図６、図７のクロック停止検出回路によっ
て発生される。
図５、６、および７を用いて説明する。図５は、上記実
施例で示したダイナミック型ラッチ回路を２個使用して
ＤタイプＦ／Ｆを構成したものである。この場合は、図
２に示されるインバータ６は不要である。図５におい
て、インバータ（ａ），（ｂ）の動作は従来技術のそれ
と同じである。図において、Ｒ１およびＲ２はインバー
タ（ａ），（ｂ）の保持情報をリセットする信号であ
り、それぞれ図６、図７のクロック停止検出回路によっ
て発生される。
【００２５】図６、７の構成は図３に示すものと同じで
あるが、ＤタイプＦ／Ｆでは、クロックＣがＨレベルで
停止した場合とＬレベルで停止した場合では、インバー
タ（ａ）とインバータ（ｂ）とではラッチ動作が交互に
働くために、クロック停止検出回路も相補的に構成した
ものである。勿論、トランジスタ３，４，５および６の
オン抵抗とＣＡＰの容量はこのＦ／Ｆを使用するクロッ
ク周期の動作環境に適宜合わせるのは当然のことであ
る。
あるが、ＤタイプＦ／Ｆでは、クロックＣがＨレベルで
停止した場合とＬレベルで停止した場合では、インバー
タ（ａ）とインバータ（ｂ）とではラッチ動作が交互に
働くために、クロック停止検出回路も相補的に構成した
ものである。勿論、トランジスタ３，４，５および６の
オン抵抗とＣＡＰの容量はこのＦ／Ｆを使用するクロッ
ク周期の動作環境に適宜合わせるのは当然のことであ
る。
【００２６】ここで、インバータ（ａ）と（ｂ）が同じ
特性であり、このインバータ（ａ）および（ｂ）の出力
に接続される容量が同じならば、Ｒ２としてＲ１を用い
ることによりＲ２の発生回路を簡略化することができ
る。
特性であり、このインバータ（ａ）および（ｂ）の出力
に接続される容量が同じならば、Ｒ２としてＲ１を用い
ることによりＲ２の発生回路を簡略化することができ
る。
【００２７】ここで、上記第１および第２の実施の形態
において、クロックドインバータの出力をリセットする
トランジスタ３を電源Ｖｃｃとクロックドインバータの
出力に接続したが、勿論Ｖｓｓとクロックドインバータ
の出力に挿入するとともに、クロック停止検出信号Ｒ１
の極性を逆にしても良いことは明らかである。
において、クロックドインバータの出力をリセットする
トランジスタ３を電源Ｖｃｃとクロックドインバータの
出力に接続したが、勿論Ｖｓｓとクロックドインバータ
の出力に挿入するとともに、クロック停止検出信号Ｒ１
の極性を逆にしても良いことは明らかである。
【００２８】
【発明の効果】上述のように、クロック停止検出回路に
よりクロックの停止を検出し、ある所定期間クロックが
停止したことを検出した時に、ダイナミックラッチ回路
を自動的にリセットする機能を付けたので、保持容量に
保持された情報が回路素子のリーク電流によって漏れて
も、自動的に保持情報がリセットされる。従って、使用
するクロックの最低周期とリーク電流の特性から最適な
時定数τになるように、クロック停止検出回路の素子特
性を設定しておくことにより、内部回路の貫通電流に対
してフリーになる。
よりクロックの停止を検出し、ある所定期間クロックが
停止したことを検出した時に、ダイナミックラッチ回路
を自動的にリセットする機能を付けたので、保持容量に
保持された情報が回路素子のリーク電流によって漏れて
も、自動的に保持情報がリセットされる。従って、使用
するクロックの最低周期とリーク電流の特性から最適な
時定数τになるように、クロック停止検出回路の素子特
性を設定しておくことにより、内部回路の貫通電流に対
してフリーになる。
【図１】本発明の概念を示すブロック図である。
【図２】本発明のダイナミック型ラッチ回路であるイン
バータ回路部を示す。
バータ回路部を示す。
【図３】本発明のクロック停止検出部の回路である。
【図４】本発明の動作を説明するタイミングチャートで
ある。
ある。
【図５】本発明のダイナミック型Ｄタイプフリップフロ
ップの回路である。
ップの回路である。
【図６】本発明のクロック停止検出部の回路である。
【図７】本発明のクロック停止検出部の回路である。
【図８】従来のダイナミック型ラッチ回路を示す。
Ｃ クロック信号 Ｃ クロック反転信号 Ｄ データ入力信号 Ｒ１ クロック停止検出信号 ＣＡＰ 容量素子
Claims (4)
- 【請求項１】 ラッチ回路において、クロック信号に応
答してデータを取り込むクロックドインバータと、前記
クロック信号が所定の時間以上“Ｈ”または“Ｌ”のま
まになったのを検出してクロック停止検出信号を発生す
るクロック停止検出回路と、前記クロック停止検出信号
によって前記クロックドインバータの出力をある論理レ
ベルに自動的にリセットするリセット回路とを有するこ
とを特徴とするラッチ回路。 - 【請求項２】 前記クロックドインバータは第１と第２
の電源間に接続されたＣＭＯＳ型クロックドインバータ
であり、前記リセット回路は前記第１の電源と前記クロ
ックドインバータの出力に接続された第１導電型のトラ
ンジスタであることを特徴とする請求項１に記載のラッ
チ回路。 - 【請求項３】 前記クロック停止検出回路は、第１の端
子と第２の端子間に並列に接続された第１導電型の第１
のトランジスタと第２導電型の第２のトランジスタと、
前記第１及び第２の端子間に直列に接続された第１導電
型の第２及び第３のトランジスタと、前記第２の端子の
出力を入力し前記クロック停止検出信号を出力するＣＭ
ＯＳインバータと、前記第２及び第３のトランジスタの
接続点と前記第２の電源間に接続された容量素子、前記
第１導電型の第４のトランジスタおよび前記第２導電型
の第２のトランジスタとを有し、することを特徴とする
請求項２に記載のラッチ回路。 - 【請求項４】 前記クロック停止検出回路の前記第１の
端子および前記第１導電型の第１および第４のトランジ
スタのゲートには、前記クロックドインバータを構成す
る前記第１導電型のトランジスタのゲートに入力される
のと同じ極性のクロックが入力され、前記クロック停止
検出回路の第１導電型の第２および第３のトランジスタ
のゲートと、前記第２導電型の第１および第２のトラン
ジスタのゲートには前記クロックドインバータを構成す
る第２導電型のトランジスタのゲートに入力されるのと
同じ極性のクロックが入力されることを特徴とする請求
項３に記載のラッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9046019A JPH10242810A (ja) | 1997-02-28 | 1997-02-28 | ラッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9046019A JPH10242810A (ja) | 1997-02-28 | 1997-02-28 | ラッチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10242810A true JPH10242810A (ja) | 1998-09-11 |
Family
ID=12735347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9046019A Pending JPH10242810A (ja) | 1997-02-28 | 1997-02-28 | ラッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10242810A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005537768A (ja) * | 2002-08-28 | 2005-12-08 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 状態保持回路の電力消費量を減少させる方法、状態保持回路および電子装置 |
| JP2006261769A (ja) * | 2005-03-15 | 2006-09-28 | Ricoh Co Ltd | 画像処理装置、画像処理方法および画像処理プログラム |
| JP2006333105A (ja) * | 2005-05-26 | 2006-12-07 | Toshiba Microelectronics Corp | データラッチ回路およびそれを用いた液晶表示装置 |
| JP2011509644A (ja) * | 2008-01-09 | 2011-03-24 | クゥアルコム・インコーポレイテッド | ラッチ回路デバイスの条件付き制御のシステム及び方法 |
| US8395431B2 (en) | 2006-06-19 | 2013-03-12 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device |
-
1997
- 1997-02-28 JP JP9046019A patent/JPH10242810A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005537768A (ja) * | 2002-08-28 | 2005-12-08 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 状態保持回路の電力消費量を減少させる方法、状態保持回路および電子装置 |
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| US8395431B2 (en) | 2006-06-19 | 2013-03-12 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device |
| US8558595B2 (en) | 2006-06-19 | 2013-10-15 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device |
| JP2011509644A (ja) * | 2008-01-09 | 2011-03-24 | クゥアルコム・インコーポレイテッド | ラッチ回路デバイスの条件付き制御のシステム及び方法 |
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