JPH01189223A - クロック信号検出回路及びこれを利用したダイナミックシフトレジスタの貫通電流防止回路 - Google Patents

クロック信号検出回路及びこれを利用したダイナミックシフトレジスタの貫通電流防止回路

Info

Publication number
JPH01189223A
JPH01189223A JP1309888A JP1309888A JPH01189223A JP H01189223 A JPH01189223 A JP H01189223A JP 1309888 A JP1309888 A JP 1309888A JP 1309888 A JP1309888 A JP 1309888A JP H01189223 A JPH01189223 A JP H01189223A
Authority
JP
Japan
Prior art keywords
clock signal
inverter
output
signal
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP1309888A
Other languages
English (en)
Inventor
Koji Matsuki
松木 宏司
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP1309888A priority Critical patent/JPH01189223A/ja
Publication of JPH01189223A publication Critical patent/JPH01189223A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Manipulation Of Pulses (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 (産業上の利用分野) 本発明は、タロツク信号が発振状態で入力されているか
、あるいはこれが停止しているかを検出するクロック信
号検出回路及びこれを用いたダイナミックシフトレジス
タの貫通電流防止回路に関する。
(従来の技術) 第7図は従来のクロック信号検出回路の回路図である。
この第7図において、21はnチャネルのトランジスタ
で、一定周期のクロック信号がそのゲートに入力される
ようになっている。このトランジスタ21のドレインに
は電源電圧vDDが抵抗22を介して印加され、同ソー
スは接地され、このトランジスタ21はクロック信号が
ハイレベルのときにオンとなり且つローレベルのときに
オフとなり、このトランジスタ21のドレインと抵抗2
2との接続点(ノードh)からの信号がインバータ出力
となる。このノードhにはコンデンサ23の一端が接続
され、同他端は接地されている。このコンデンサ23と
抵抗22とによる時定数RCはクロック信号の周期より
も大きく設定され、これによりノードhの出力の立上が
り時間がクロック信号のパルス幅よりも長くなるように
なっている。
インバータ出力は、互いに直列に接続された2つのイン
バータ24.25を通して、クロック信号が入力されて
いるか、あるいはこれが停止しているかを検出するため
の検出信号とされるようになっており、これらのうち2
4は、クロック信号がローレベルの期間にインバータ出
力によっては越えられないしきい値を有するようにされ
ている。
次に、上述の従来の検出回路の動作について説明する(
第8図参照)。
上述の構成において、クロック信号(ノードgの信号)
が変化状態にある場合、このクロック信号がハイレベル
のときにはインバータ出力(ノードhの信号)はローレ
ベルとなるから検出信号(ノードiの信号)はローレベ
ルとなり、クロック信号がローレベルのときはインバー
タ出力は立上がることとなるがその立上がり時間が長い
ことからインバータ24のしきい値を越えられず検出信
号はローレベルになる。よって、クロック信号が変化状
態にある場合、検出信号はローレベルになる。
次に、クロック信号が変化状態からローレベルになった
場合には、インバータ出力がインバータ24のしきい値
を越えたときから検出信号はハイレベルになる。
このように、従来のクロック信号検出回路は、検出信号
がローレベルであるかハイレベルであるかにより、クロ
ック信号の変化状態と停止状態とを判別し、クロック信
号が変化状態で入力されているかあるいはその入力が停
止しているかを検出できるというものである。
しかしながら、クロック信号はハイレベルで停止するこ
ともあり、この場合、検出信号は、ローレベルとなって
、クロック信号が変化状態にあるときと同じ状態になり
、クロック信号の変化状態と停止状態との判別がつかな
くなる。 また、クロック信号がそれぞれクロックドイ
ンバータをなすマスタ一部とスレーブ部により1ビット
分が構成されるダイナミックシフトレジスタの駆動に使
用されている場合、クロック信号のローレベルでの停止
により、スレーブ部の出力が不定となり、出力用インバ
ータに貫通電流と呼ばれる大電流が流れるという問題が
ある。
(発明が解決しようとする課題) このように、従来のクロック信号検出回路は、クロック
信号の停止時のレベルに影響されてクロック信号の入力
が変化状態であるか否か確実に検出できずダイナミック
シフトレジスタ等において貫通電流を有効に防止できな
いという欠点を有している。
本発明は、上記従来技術の有する問題点に鑑みてなされ
たもので、その目的とするところは、クロック信号の変
化状態を確実に検出することができるクロック信号検出
回路を提供するとともに、そのクロック信号入力が停止
したとき、その被供給先であるダイナミックシフトレジ
スタの出力用インバータに貫通電流が生じないようにす
ることができるダイナミックシフトレジスタの貫通電流
防止回路を提供することにある。
〔発明の構成〕
(課題を解決するための手段) 本発明のクロック信号検出回路は、一定周期のクロック
信号をゲート入力としたnチャネルトランジスタをドラ
イバとし、立上がり時間を前記クロック信号のパルス幅
よりも長く設定した出力信号を発生するnチャネルイン
バータと、前記クロック信号ゲート入力としたnチャネ
ルトランジスタをドライバとし、立下がり時間を前記ク
ロック信号のパルス幅よりも長く設定した出力信号を発
生するnチャネルインバータと、前記クロック信号がロ
ーレベルである期間に前記nチャネルインバータの出力
信号が達するレベルよりも高いしきい値レベルを持つ一
の入力端と前記クロック信号かハイレベルである期間に
前記nチャネルインバータの出力信号が達するレベルよ
りも低いしきい値レベルベルを持つ他の入力端とを有し
、これら両インバータの出力信号のレベルが一致してい
るか否かにより、前記クロック信号が入力されているか
、あるいはその入力が停止しているかを表す検出信号を
出力する排他的論理和回路部とを備えている。
本発明のダイナミックシフトレジスタの貫通電流防止回
路は、互いに逆相の2相クロックに生成されて、出力用
インバータを持つダイナミックシフトレジスタに供給さ
れる一定周期のクロック信号をゲート入力としたnチャ
ネルトランジスタをドライバとし、立上がり時間を前記
クロック信号のパルス幅よりも長く設定した出力信号を
発生するnチャネルインバータと、前記クロック信号を
ゲート入力としたnチャネルトランジスタをドライバと
し、立下がり時間を前記クロック信号のパルス幅よりも
長くした出力信号を発生するnチャネルインバータと、
前記クロック信号がローレベルである期間に前記nチャ
ネルインバータの出力信号が達するレベルよりも高いし
きい値レベルを持つ一の入力端と前記クロック信号がハ
イレベルである期間に前記nチャネルインバータの出力
信号が達するレベルよりも低いしきい値レベルを持つ他
の入力端とを有し、これら両インバータの出力信号レベ
ルの一致を検出し、その一致検出信号を出力する排他的
論理和回路部と、前記出力用インバータの入力端に一端
が接続され且つ他端が接地され、前記一致検出信号をゲ
ート入力として受けることにより導通状態となるアース
用トランジスタと、を備えている。
(作 用) 本発明のクロック信号検出回路は、クロック信号が停止
状態にるときにはnチャネル・pチャネルの両インバー
タの出力が互いに同じ状態になるが、各インバータのト
ランジスタがオンからオフへ転じるとき、nチャネルの
方はその出力の立上がりを抑えられ、pチャネルの方は
出力の立下がりを抑えることから、両インバータの出力
が互いに逆の状態になり、クロック信号の停止状態及び
同変化状態が両インバータ出力の状態の一致・不一致と
して排他的論理和回路部により検出されることとなる。
また、本発明に係るダイナミックシフトレジスタの貫通
電流防止回路は、排他的論理和回路部から一致検出信号
が出ると、アース用トランジスタが導通し、出力用イン
バータの入力をローレベルにし、その貫通電流の発生を
阻止する。
(実施例) 以下に、本発明の実施例について図面を参照しつつ説明
する。
第1図は本発明の一実施例の回路図である。
この第1図において、1はnチャネルトランジスタで、
そのゲートには一定周期のクロック信号が入力されるよ
うになっている。このnチャネルトランジスタ1のドレ
インには電源電圧vDDが抵抗2を介して印加され、同
ソースは接地されている。これにより、このnチャネル
トランジスタ1はクロック信号がハイレベルのときにオ
ンとなり且つローレベルのときにオフとなって、このn
チャネルトランジスタ1のソースと抵抗2との接続点(
ノードb)からの信号がインバータ出力となる。このn
チャネルトランジスタ1のソースと抵抗2との接続点に
はコンデンサ3の一端が接続され、同他端は接地されて
いる。このコンデンサ3と抵抗2とによる時定数RCは
クロック信号の周期よりも大きく設定されており、例え
ば、時定数RCはクロック信号の周期の2〜3倍に設定
される。これによりnチャネルトランジスタ1の出力の
立上がり時間がクロック信号のパルス幅よりも長くなる
ようになっている。これらのnチャネルトランジスタ1
と抵抗2とコンデンサ3とはnチャネルインバータを構
成している。
4はpチャネルトランジスタで、上記クロック信号はそ
のゲートにも入力されるようになっている。このnチャ
ネルトランジスタ4のドレインには電源電圧vDDが印
加され、同ソースは抵抗5を介して接地され、このnチ
ャネルトランジスタ4はクロック信号がローレベルのと
きにオンとなり且つハイレベルのときにオフとなって、
このnチャネルトランジスタ4のソースと抵抗5との接
続点(ノードd)からの信号がインバータ出力となる。
このnチャネルトランジスタ4のソースと抵抗5との接
続点にはコンデンサ6の一端が接続され、同他端は接地
されている。このコンデンサ6と抵抗5とによる時定数
RCはクロック信号の周期よりも大きく設定されており
、例えば、時定数RCはクロック信号の周期の2〜3倍
に設定される。これによりnチャネルトランジスタ4の
出力の立上がり時間がクロック信号のパルス幅よりも長
くなるようになっている。これらのnチャネルトランジ
スタ4と抵抗5とコンデンサ6とはpチャネルインバー
タを構成している。
nチャネルインバータのインバータ出力は互いに直列に
接続された2つのインバータ7.8を通して、他方nチ
ャネルインバータの出力は互いに直列に接続された2つ
のインバータ9,10を通してそれぞれエクスクル−シ
ブオアゲート(以下、EORゲートという。)11にお
ける対応する一の入力端または他の入力端に入力される
。このEORゲート11の出力はクロック信号の入力の
a無を表す検出信号となる。インバータ7はクロック信
号がローレベルである期間にnチャネルインバータの出
力信号が達するレベルよりも高いしきい値レベルを持つ
。また、インバータ9はクロック信号がハイレベルであ
る期間にpチャネルインバータの出力信号が達するレベ
ルよりも低いしきい値レベルを持つようにされている。
なお、これらのインバータ7〜10及びEORゲート1
1は排他的論理和回路部を構成している。
次に、動作を説明する(第3図、第4図参照)。
クロック信号(ノードaにおける信号)が変化状態にあ
る場合、nチャネルインバータにあっては、このクロッ
ク信号がハイレベルのとき、nチャネルトランジスタ1
はオンであり、そのインバータ出力(ノードbの信号)
はローレベルとなり、クロック信号がハイレベルからロ
ーレベルに立下刃?るときには、nチャネルトランジス
タ1はオフに転じ、コンデンサ3に充電が行われること
からインバータ出力は立上がることとなるが、その立上
がり時間はクロック信号のパルス幅より長く、クロック
信号がローレベルのときでもFORゲート11の一の入
力端(ノードC)にとっては、そのしきい値レベルより
低いためローレベルとなる。
pチャネルインバータに関しては、クロック信号がロー
レベルのときには、nチャネルトランジスタ4はオンで
あり、そのインバータ出力(ノードdの信号)はハイレ
ベルとなり、クロック信号がローレベルからハイレベル
に立上がるときには、nチャネルトランジスタ4はオフ
に転じ、コンデンサ6の放電によりインバータ出力は立
下がることとなるが、その立下がり時間はクロック信号
のパルス幅より長く、クロック信号がハイレベルのとき
でもEORゲート11の他の入力端(ノードe)にとっ
ては、そのしきい値レベルより高いためハイレベルとな
る。・ したがって、クロック信号が変化状態にあるときには、
EORゲート11の両人力は不一致となって検出信号(
ノードfの信号)はハイレベルとなる。
次に、特に第3図に示すようにクロック信号の変化状態
がローレベルで停止した場合、nチャネルインバータに
関しては、そのnチャネルトランジスタ1はオフであり
、インバータ出力はEORゲート11の一の入力端にと
ってそのしきい値レベルを越えてからハイレベルとなる
他方、pチャネルインバータに関しては、そのnチャネ
ルトランジスタ4はオンであり、インバータ出力はEO
Rゲート11の他の入力端にとってハイレベルである。
よって、クロック信号の変化状態がローレベルで停止[
、シた場合には、EORゲート11の両人力は一致とな
って検出信号はローレベルとなる。
また、第4図に示すようにクロック信号の発振状態がハ
イレベルで停止した場合、nチャネルインバータに関し
ては、そのnチャネルトランジスタ1はオンであり、イ
ンバータ出力はEORゲート11の一の入力端にとって
ローレベルとなる。
他方、pチャネルインバータに関しては、そのnチャネ
ルトランジスタ4はオフであって、インバータ出力はF
ORゲート11の他の入力端にとってそのしきい値レベ
ルを下回ってからローレベルとなる。
よって、クロック信号の変化状態がハイレベルで停止し
た場合にも、EORゲート11の両人力は一致となって
検出信号はローレベルとなる。
このように、本実施例によれば、FORゲート11の出
力である検出信号は、クロック信号が発振状態にあると
きにはハイレベルとなり、クロック信号が停止状態にあ
る場合にはローレベルとなるため、これによりクロック
信号の発振状態及び同停止状態を検出することができる
第2図は本発明に係るクロック信号検出回路の他の実施
例の回路図である。
この図に示すものは、第1図に示す抵抗2の代りにnチ
ャネルトランジスタ12を、同抵抗5の代りにnチャネ
ルトランジスタ13を設け、トランジスタ1,4の抵抗
負荷を能動負荷としたもので、第1図に示すものと同様
の作用効果を奏するものである。
なお、上述した二つの実施例においてはインバータ7〜
10を設けたが、EORゲート1〕の入力端がこれらイ
ンバータ7〜10と同じ機能を果せるだけのしきい値レ
ベルを持っていれば、これらはなくても良い。
第5図は本発明に係るダイナミックシフトレジスタの貫
通電流防止回路の一実施例を示す回路図である。なお、
この図において、第1図と同一符号は、この第1図のも
のとの同一部分を示すものであり、ここでは、異なる部
分についてのみ説明することとする。
第5図において、まず、51はダイナミックシフトレジ
スタであり、52〜55はその各ビットを構成するフリ
ップフロップ、56は同出力用インバータである。フリ
ップフロップ52〜55は、マスター・スレーブ形の同
一構成のものである。
例えばフリップフロップ55は、第6図に示すように、
マスタ一部57とスレーブ部58とを有し、それぞれ第
1クロック入力端子C1と第2クロック入力端子C2と
をそなえており、これら入力端子CI、C2には互いに
逆相のクロック信号が入力される。マスタ一部57は、
データ入力用のpチャネルトランジスタ5つ及び同nチ
ャネルトランジスタ60と、クロック信号入力用のpチ
ャネルトランジスタ61及び同nチャネルトランジスタ
62とからなる。スレーブ部58は、データ出力用のp
チャネルトランジスタ63及び同nチャネルトランジス
タ64と、クロック信号入力用のpチャネルトランジス
タ65及び同nチャネルトランジスタ66とからなって
いる。トランジスタ61.66のゲートは第1クロック
入力端子C1に接続され、トランジスタ62.65のゲ
ートは第2クロック入力端子C2に接続されているもの
である。
第5図に戻って、67はクロック入力端子、68はこの
クロック入力端子67からのクロック信号人力用のイン
バータである。トランジスタ1゜4のゲートには、この
インバータ68からのクロック信号が入力される。
69はノアゲート、70はインバータであり、これらは
フリップフロップ52〜55の第1クロック入力端子C
1に入力するクロック信号を生成するためのものである
。ノアゲート69にはインバータ8からのnチャネルイ
ンバータ出力とインバータ68からのタロツク信号とが
入力され、その出力がインバータ70を通して第1クロ
ック入力端子C1に人力される。これにより、クロック
入力端子67からのクロック信号が変化状態にあるとき
には、ノアゲート69の一人力がローレベルとなるため
、第1クロック入力端子C1には一定周期のクロック信
号が入力されるようになり、クロック発信源67からの
クロック信号が停止状態にあるときには、ノアゲート6
9の一人力がノ1イレベルになるため、クロック発信源
67からのクロック信号がハイ・ローのいずれのレベル
で停止しようとも第1クロック入力端子C1の入力はハ
イレベルになる。
71はナントゲート、72.73はインバータであり、
これらはフリップフロップ52〜55の第2クロック入
力端子C2に入力するためのクロック信号を生成するも
のである。ナントゲート71にはインバータ10からの
pチャネルインバータ出力とインバータ68からのクロ
ック信号が入力され、その出力はインバータ72.73
を通じて第2クロック入力端子C2に入力される。これ
により、クロック入力端子67からのクロック信号が変
化状態にあるときには、ナントゲート71の一人力がハ
イレベルになるため、第2クロック入力端子C2には一
定周期であって第1クロック入力端子C1とは逆相のク
ロック信号が人力されるようになり、クロック入力端子
67からのクロック信号が停止状態にあるときには、ナ
ントゲート71の一人力がローレベルになるため、クロ
ック発信源67からのクロック信号がいずれのレベルで
停止しても第2クロック入力端子C2への入力はハイレ
ベルになる。
このように、クロック入力端子67からのクロック信号
が停止したときは、第1・第2クロック入力端子C1,
C2への入力が共にハイレベルとなり、pチャネルトラ
ンジスタ61.65の入力がハイレベルとなるためオフ
になって、クロック信号の停止1−時4こフリップフロ
ップ52〜55のマスタ一部57およびスレーブ部58
における貫通電流の発生が防止されるようになっている
つまり、ダイナミックシフトレジスタへの従来のクロッ
ク供給系にあっては、インバータ68の出力であるクロ
ック信号がローレベルで停止した場合、第1クロック入
力端子C1への入力がローレベル、第2クロック入力端
子C2への入力がI\イレベルで停止するため、マスタ
一部57のクロックドインバータ出力がハイインピーダ
ンス状態となって、その出力レベルは不定となり、スレ
ーブ部58のクロックドインバータには第6図に示すよ
うに貫通電流■DDlが流れることとなっていたが、こ
れが防止される、というものである。
nチャネル・pチャネル各インバータのインバータ出力
は、インバータ7.8またはインバータ9.10を介し
、エクスクル−シブノアゲート(以下、ENORゲート
という。)74に入力されるようになっている。ここで
は、このENORゲート74とインバータ7〜10とで
排他的論理和回路部を構成しており、ENORゲート7
4がらの出力は、クロック発信源67からのクロック信
号が発振状態にあるときにはローレベルになり、クロッ
ク発信源67からのクロック信号が停止状態にあるとき
にはハイレベルになる。
75はクロック発信源67か−らのクロック信号停止時
に出力用インバータ56の入力をローレベルに固定する
ためのnチャネルトランジスタであり、ENORゲート
74の出力は、このトランジスタ75のゲートに入力さ
れている。トランジスタ75のドレインは出力用インバ
ータ56の入力端に接続され、同ソースは接地されてい
る。
この構成において、クロック入力端子67がらのクロッ
ク信号が変化状態にあるときにはENORゲート74か
らの出力がローレベルになるため、トランジスタ75は
オフであり、フリップフロップ55の出力が出力用イン
バータ56に入力される。
そして、クロック入力端子67からのクロック信号が停
止状態にあるときにはENORゲート74からの出力が
ハイレベルになるため、トランジスタ75はオンとなり
、フリップフロップ55の出力はアースに落とされて、
出力用インバータ56の入力はローレベルに固定される
こととなる。
これにより、クロック信号停止時における出力用インバ
ータ56での貫通電流の発生を防止するようになってい
る。
すなわち、従来、インバータ68の出力であるクロック
信号がローレベルで停止した場合、第1クロック入力端
子C1への入力がハイレベル、第2クロック入力端子C
2への入力がローレベルで停止1、し、スレーブ部58
のクロックドインバータ出力がハイインピーダンス状態
となって、その出力レベルが不定となり、出力用インバ
ータ56において第6図に示すように貫通電流l002
が流れることとなっていたが、本実施例のクロック信号
検出回路及びアース用トランジスタ75の設置により、
その貫通電流I9,2が防止されることとなる。
なお、上述の実施例ではアース用トランジスタとしてn
チャネルのものを用いたがpチャネルのものでも良い。
また、クロック信号検出回路として第2図に示す能動負
荷とした実施例のものを使用しても良い。
〔発明の効果〕
以上説明したように、請求項1記載の本発明に係るクロ
ック信号検出回路によれば、クロック信号が停止状態に
あるとき、その出力が互いに同じ状態になり、かつ、ク
ロック信号が変化状態にあるときには、その出力が互い
に逆の状態になるようにしたnチャネル・pチャネルの
各インバータを設け、その出力を排他的論理和回路部に
人力することにより、両インバータ出力の一致・不一致
によりクロック信号の停止状態と発振状態とを検出する
ようにしたので、クロック信号がローレベルで停止する
かハイレベルで停止するかにかかわりなくその停止状態
と発振状態とを判別することができ、クロック信号の入
力状態を確実に検出することができるという効果を奏す
るとともに、少ないゲート数で構成することができ、大
規模集積回路に好適である。
また、請求項2記載の本発明に係るダイナミックシフト
レジスタの貫通電流防止回路によれば、排他的論理和回
路部から一致検出信号が出力されたときにはアース用ト
ランジスタを導通させてシフトレジスタのフリップフロ
ップの出力をアースに落とし、出力用インバータの入力
をローレベルに固定するようにしたため、出力用インバ
ータにおける貫通電流の発生を防止することができると
いう効果を奏する。
【図面の簡単な説明】
第1図は、本発明のクロック信号検出回路における一実
施例の回路図、第2図は、本発明のクロック信号検出回
路における他の実施例の回路図、第3図及び第4図は、
第1図及び第2図に示す検出回路の動作説明用タイムチ
ャート、第5図は、本発明の貫通電流防止回路における
一実施例の回路図、第6図は、第5図に示すダイナミッ
クシフトレジスタの要部詳細図、第7図は、従来のクロ
ック信号検出回路の回路図、第8図は、その動作説明用
タイムチャートである。 1・・・nチャネルインバータのドライバとなるnチャ
ネルトランジスタ、2・・・nチャネルインバータの抵
抗、3・・・nチャネルインバータのコンデンサ、4・
・・nチャネルインバータのドライバとなるpチャネル
トランジスタ、5・・・nチャネルインバータの抵抗、
6・・・nチャネルインバータのコンデンサ、11・・
・エクスクル−シブオアゲート、74・・・エクスクル
−シブノアゲート、75・・・アース用nチャネルトラ
ンジスタ。 出願人代理人  佐  藤  −雄 鳥1図 嶌2図

Claims (1)

  1. 【特許請求の範囲】 1、一定周期のクロック信号をゲート入力としたnチャ
    ネルトランジスタをドライバとし、立上がり時間を前記
    クロック信号のパルス幅よりも長く設定した出力信号を
    発生するnチャネルインバータと、 前記クロック信号ゲート入力としたpチャネルトランジ
    スタをドライバとし、立下がり時間を前記クロック信号
    のパルス幅よりも長く設定した出力信号を発生するpチ
    ャネルインバータと、前記クロック信号がローレベルで
    ある期間に前記nチャネルインバータの出力信号が達す
    るレベルよりも高いしきい値レベルを持つ一の入力端と
    前記クロック信号がハイレベルである期間に前記pチャ
    ネルインバータの出力信号が達するレベルよりも低いし
    きい値レベルベルを持つ他の入力端とを有し、これら両
    インバータの出力信号のレベルが一致しているか否かに
    より、前記クロック信号が入力されているか、あるいは
    その入力が停止しているかを表す検出信号を出力する排
    他的論理和回路部と、 を備えたクロック信号検出回路。 2、互いに逆相の2相クロックに生成されて、出力用イ
    ンバータを持つダイナミックシフトレジスタに供給され
    る一定周期のクロック信号をゲート入力としたnチャネ
    ルトランジスタをドライバとし、立上がり時間を前記ク
    ロック信号のパルス幅よりも長く設定した出力信号を発
    生するnチャネルインバータと、 前記クロック信号ゲート入力としたpチャネルトランジ
    スタをドライバとし、立下がり時間を前記クロック信号
    のパルス幅よりも長く設定した出力信号を発生するpチ
    ャネルインバータと、前記クロック信号がローレベルで
    ある期間に前記nチャネルインバータの出力信号が達す
    るレベルよりも高いしきい値レベルを持つ一の入力端と
    前記クロック信号がハイレベルである期間に前記pチャ
    ネルインバータの出力信号が達するレベルよりも低いし
    きい値レベルを持つ他の入力端とを有し、これら両イン
    バータの出力信号レベルの一致を検出し、その一致検出
    信号を出力する排他的論理和回路部と、 前記出力用インバータの入力端に一端が接続され且つ他
    端が接地され、前記一致検出信号をゲート入力として受
    けることにより導通状態となるアース用トランジスタと
    、 を備えたダイナミックシフトレジスタの貫通電流防止回
    路。
JP1309888A 1988-01-23 1988-01-23 クロック信号検出回路及びこれを利用したダイナミックシフトレジスタの貫通電流防止回路 Pending JPH01189223A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP1309888A JPH01189223A (ja) 1988-01-23 1988-01-23 クロック信号検出回路及びこれを利用したダイナミックシフトレジスタの貫通電流防止回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1309888A JPH01189223A (ja) 1988-01-23 1988-01-23 クロック信号検出回路及びこれを利用したダイナミックシフトレジスタの貫通電流防止回路

Publications (1)

Publication Number Publication Date
JPH01189223A true JPH01189223A (ja) 1989-07-28

Family

ID=11823675

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1309888A Pending JPH01189223A (ja) 1988-01-23 1988-01-23 クロック信号検出回路及びこれを利用したダイナミックシフトレジスタの貫通電流防止回路

Country Status (1)

Country Link
JP (1) JPH01189223A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5808484A (en) * 1992-03-31 1998-09-15 Texas Instruments Incorporated Method and apparatus for detecting changes in a clock signal to static states
JP2012075076A (ja) * 2010-09-29 2012-04-12 Samsung Electro-Mechanics Co Ltd パルス幅に応じて動作するシュミットトリガー回路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5808484A (en) * 1992-03-31 1998-09-15 Texas Instruments Incorporated Method and apparatus for detecting changes in a clock signal to static states
JP2012075076A (ja) * 2010-09-29 2012-04-12 Samsung Electro-Mechanics Co Ltd パルス幅に応じて動作するシュミットトリガー回路

Similar Documents

Publication Publication Date Title
US6914462B2 (en) Power-on reset circuit and method
EP0254474A1 (en) A cmos programmable logic array
JPH0580633B2 (ja)
EP0887935A1 (en) Noise isolation circuit
JP3888464B2 (ja) 半導体集積回路
KR910006510B1 (ko) 반도체집적회로
US6037827A (en) Noise isolation circuit
KR100286099B1 (ko) 클럭모니터회로및이를이용한동기식반도체메모리장치
US6211702B1 (en) Input circuit
JPH01189223A (ja) クロック信号検出回路及びこれを利用したダイナミックシフトレジスタの貫通電流防止回路
US5600599A (en) Data signal output circuit and semiconductor memory device including the same
JPH03206709A (ja) パワーオン・リセット回路
JP2540765B2 (ja) 誤動作防止テスト回路
KR100223501B1 (ko) 반도체 집적 회로
KR950004637B1 (ko) 플로우팅 감지 회로
JPH10242810A (ja) ラッチ回路
JP2603925B2 (ja) 半導体集積回路
JPH0715336A (ja) レベル検知回路
JPH03102911A (ja) クロック信号発生回路
JPS61173518A (ja) 信号断検出回路
JP2849222B2 (ja) 半導体記憶装置
JP3066645B2 (ja) 半導体装置
JPH0448277A (ja) 半導体集積回路
JP2705085B2 (ja) デコーダのテスト回路
JP2836235B2 (ja) クロック発生制御回路