JPH01189223A - クロック信号検出回路及びこれを利用したダイナミックシフトレジスタの貫通電流防止回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、タロツク信号が発振状態で入力されているか
、あるいはこれが停止しているかを検出するクロック信
号検出回路及びこれを用いたダイナミックシフトレジス
タの貫通電流防止回路に関する。

（従来の技術） 第７図は従来のクロック信号検出回路の回路図である。

この第７図において、２１はｎチャネルのトランジスタ
で、一定周期のクロック信号がそのゲートに入力される
ようになっている。このトランジスタ２１のドレインに
は電源電圧ｖＤＤが抵抗２２を介して印加され、同ソー
スは接地され、このトランジスタ２１はクロック信号が
ハイレベルのときにオンとなり且つローレベルのときに
オフとなり、このトランジスタ２１のドレインと抵抗２
２との接続点（ノードｈ）からの信号がインバータ出力
となる。このノードｈにはコンデンサ２３の一端が接続
され、同他端は接地されている。このコンデンサ２３と
抵抗２２とによる時定数ＲＣはクロック信号の周期より
も大きく設定され、これによりノードｈの出力の立上が
り時間がクロック信号のパルス幅よりも長くなるように
なっている。

インバータ出力は、互いに直列に接続された２つのイン
バータ２４．２５を通して、クロック信号が入力されて
いるか、あるいはこれが停止しているかを検出するため
の検出信号とされるようになっており、これらのうち２
４は、クロック信号がローレベルの期間にインバータ出
力によっては越えられないしきい値を有するようにされ
ている。

次に、上述の従来の検出回路の動作について説明する（
第８図参照）。

上述の構成において、クロック信号（ノードｇの信号）
が変化状態にある場合、このクロック信号がハイレベル
のときにはインバータ出力（ノードｈの信号）はローレ
ベルとなるから検出信号（ノードｉの信号）はローレベ
ルとなり、クロック信号がローレベルのときはインバー
タ出力は立上がることとなるがその立上がり時間が長い
ことからインバータ２４のしきい値を越えられず検出信
号はローレベルになる。よって、クロック信号が変化状
態にある場合、検出信号はローレベルになる。

次に、クロック信号が変化状態からローレベルになった
場合には、インバータ出力がインバータ２４のしきい値
を越えたときから検出信号はハイレベルになる。

このように、従来のクロック信号検出回路は、検出信号
がローレベルであるかハイレベルであるかにより、クロ
ック信号の変化状態と停止状態とを判別し、クロック信
号が変化状態で入力されているかあるいはその入力が停
止しているかを検出できるというものである。

しかしながら、クロック信号はハイレベルで停止するこ
ともあり、この場合、検出信号は、ローレベルとなって
、クロック信号が変化状態にあるときと同じ状態になり
、クロック信号の変化状態と停止状態との判別がつかな
くなる。　また、クロック信号がそれぞれクロックドイ
ンバータをなすマスタ一部とスレーブ部により１ビット
分が構成されるダイナミックシフトレジスタの駆動に使
用されている場合、クロック信号のローレベルでの停止
により、スレーブ部の出力が不定となり、出力用インバ
ータに貫通電流と呼ばれる大電流が流れるという問題が
ある。

（発明が解決しようとする課題） このように、従来のクロック信号検出回路は、クロック
信号の停止時のレベルに影響されてクロック信号の入力
が変化状態であるか否か確実に検出できずダイナミック
シフトレジスタ等において貫通電流を有効に防止できな
いという欠点を有している。

本発明は、上記従来技術の有する問題点に鑑みてなされ
たもので、その目的とするところは、クロック信号の変
化状態を確実に検出することができるクロック信号検出
回路を提供するとともに、そのクロック信号入力が停止
したとき、その被供給先であるダイナミックシフトレジ
スタの出力用インバータに貫通電流が生じないようにす
ることができるダイナミックシフトレジスタの貫通電流
防止回路を提供することにある。

〔発明の構成〕

（課題を解決するための手段） 本発明のクロック信号検出回路は、一定周期のクロック
信号をゲート入力としたｎチャネルトランジスタをドラ
イバとし、立上がり時間を前記クロック信号のパルス幅
よりも長く設定した出力信号を発生するｎチャネルイン
バータと、前記クロック信号ゲート入力としたｎチャネ
ルトランジスタをドライバとし、立下がり時間を前記ク
ロック信号のパルス幅よりも長く設定した出力信号を発
生するｎチャネルインバータと、前記クロック信号がロ
ーレベルである期間に前記ｎチャネルインバータの出力
信号が達するレベルよりも高いしきい値レベルを持つ一
の入力端と前記クロック信号かハイレベルである期間に
前記ｎチャネルインバータの出力信号が達するレベルよ
りも低いしきい値レベルベルを持つ他の入力端とを有し
、これら両インバータの出力信号のレベルが一致してい
るか否かにより、前記クロック信号が入力されているか
、あるいはその入力が停止しているかを表す検出信号を
出力する排他的論理和回路部とを備えている。

本発明のダイナミックシフトレジスタの貫通電流防止回
路は、互いに逆相の２相クロックに生成されて、出力用
インバータを持つダイナミックシフトレジスタに供給さ
れる一定周期のクロック信号をゲート入力としたｎチャ
ネルトランジスタをドライバとし、立上がり時間を前記
クロック信号のパルス幅よりも長く設定した出力信号を
発生するｎチャネルインバータと、前記クロック信号を
ゲート入力としたｎチャネルトランジスタをドライバと
し、立下がり時間を前記クロック信号のパルス幅よりも
長くした出力信号を発生するｎチャネルインバータと、
前記クロック信号がローレベルである期間に前記ｎチャ
ネルインバータの出力信号が達するレベルよりも高いし
きい値レベルを持つ一の入力端と前記クロック信号がハ
イレベルである期間に前記ｎチャネルインバータの出力
信号が達するレベルよりも低いしきい値レベルを持つ他
の入力端とを有し、これら両インバータの出力信号レベ
ルの一致を検出し、その一致検出信号を出力する排他的
論理和回路部と、前記出力用インバータの入力端に一端
が接続され且つ他端が接地され、前記一致検出信号をゲ
ート入力として受けることにより導通状態となるアース
用トランジスタと、を備えている。

（作　用） 本発明のクロック信号検出回路は、クロック信号が停止
状態にるときにはｎチャネル・ｐチャネルの両インバー
タの出力が互いに同じ状態になるが、各インバータのト
ランジスタがオンからオフへ転じるとき、ｎチャネルの
方はその出力の立上がりを抑えられ、ｐチャネルの方は
出力の立下がりを抑えることから、両インバータの出力
が互いに逆の状態になり、クロック信号の停止状態及び
同変化状態が両インバータ出力の状態の一致・不一致と
して排他的論理和回路部により検出されることとなる。

また、本発明に係るダイナミックシフトレジスタの貫通
電流防止回路は、排他的論理和回路部から一致検出信号
が出ると、アース用トランジスタが導通し、出力用イン
バータの入力をローレベルにし、その貫通電流の発生を
阻止する。

（実施例） 以下に、本発明の実施例について図面を参照しつつ説明
する。

第１図は本発明の一実施例の回路図である。

この第１図において、１はｎチャネルトランジスタで、
そのゲートには一定周期のクロック信号が入力されるよ
うになっている。このｎチャネルトランジスタ１のドレ
インには電源電圧ｖＤＤが抵抗２を介して印加され、同
ソースは接地されている。これにより、このｎチャネル
トランジスタ１はクロック信号がハイレベルのときにオ
ンとなり且つローレベルのときにオフとなって、このｎ
チャネルトランジスタ１のソースと抵抗２との接続点（
ノードｂ）からの信号がインバータ出力となる。このｎ
チャネルトランジスタ１のソースと抵抗２との接続点に
はコンデンサ３の一端が接続され、同他端は接地されて
いる。このコンデンサ３と抵抗２とによる時定数ＲＣは
クロック信号の周期よりも大きく設定されており、例え
ば、時定数ＲＣはクロック信号の周期の２〜３倍に設定
される。これによりｎチャネルトランジスタ１の出力の
立上がり時間がクロック信号のパルス幅よりも長くなる
ようになっている。これらのｎチャネルトランジスタ１
と抵抗２とコンデンサ３とはｎチャネルインバータを構
成している。

４はｐチャネルトランジスタで、上記クロック信号はそ
のゲートにも入力されるようになっている。このｎチャ
ネルトランジスタ４のドレインには電源電圧ｖＤＤが印
加され、同ソースは抵抗５を介して接地され、このｎチ
ャネルトランジスタ４はクロック信号がローレベルのと
きにオンとなり且つハイレベルのときにオフとなって、
このｎチャネルトランジスタ４のソースと抵抗５との接
続点（ノードｄ）からの信号がインバータ出力となる。

このｎチャネルトランジスタ４のソースと抵抗５との接
続点にはコンデンサ６の一端が接続され、同他端は接地
されている。このコンデンサ６と抵抗５とによる時定数
ＲＣはクロック信号の周期よりも大きく設定されており
、例えば、時定数ＲＣはクロック信号の周期の２〜３倍
に設定される。これによりｎチャネルトランジスタ４の
出力の立上がり時間がクロック信号のパルス幅よりも長
くなるようになっている。これらのｎチャネルトランジ
スタ４と抵抗５とコンデンサ６とはｐチャネルインバー
タを構成している。

ｎチャネルインバータのインバータ出力は互いに直列に
接続された２つのインバータ７．８を通して、他方ｎチ
ャネルインバータの出力は互いに直列に接続された２つ
のインバータ９，１０を通してそれぞれエクスクル−シ
ブオアゲート（以下、ＥＯＲゲートという。）１１にお
ける対応する一の入力端または他の入力端に入力される
。このＥＯＲゲート１１の出力はクロック信号の入力の
ａ無を表す検出信号となる。インバータ７はクロック信
号がローレベルである期間にｎチャネルインバータの出
力信号が達するレベルよりも高いしきい値レベルを持つ
。また、インバータ９はクロック信号がハイレベルであ
る期間にｐチャネルインバータの出力信号が達するレベ
ルよりも低いしきい値レベルを持つようにされている。

なお、これらのインバータ７〜１０及びＥＯＲゲート１
１は排他的論理和回路部を構成している。

次に、動作を説明する（第３図、第４図参照）。

クロック信号（ノードａにおける信号）が変化状態にあ
る場合、ｎチャネルインバータにあっては、このクロッ
ク信号がハイレベルのとき、ｎチャネルトランジスタ１
はオンであり、そのインバータ出力（ノードｂの信号）
はローレベルとなり、クロック信号がハイレベルからロ
ーレベルに立下刃？るときには、ｎチャネルトランジス
タ１はオフに転じ、コンデンサ３に充電が行われること
からインバータ出力は立上がることとなるが、その立上
がり時間はクロック信号のパルス幅より長く、クロック
信号がローレベルのときでもＦＯＲゲート１１の一の入
力端（ノードＣ）にとっては、そのしきい値レベルより
低いためローレベルとなる。

ｐチャネルインバータに関しては、クロック信号がロー
レベルのときには、ｎチャネルトランジスタ４はオンで
あり、そのインバータ出力（ノードｄの信号）はハイレ
ベルとなり、クロック信号がローレベルからハイレベル
に立上がるときには、ｎチャネルトランジスタ４はオフ
に転じ、コンデンサ６の放電によりインバータ出力は立
下がることとなるが、その立下がり時間はクロック信号
のパルス幅より長く、クロック信号がハイレベルのとき
でもＥＯＲゲート１１の他の入力端（ノードｅ）にとっ
ては、そのしきい値レベルより高いためハイレベルとな
る。・ したがって、クロック信号が変化状態にあるときには、
ＥＯＲゲート１１の両人力は不一致となって検出信号（
ノードｆの信号）はハイレベルとなる。

次に、特に第３図に示すようにクロック信号の変化状態
がローレベルで停止した場合、ｎチャネルインバータに
関しては、そのｎチャネルトランジスタ１はオフであり
、インバータ出力はＥＯＲゲート１１の一の入力端にと
ってそのしきい値レベルを越えてからハイレベルとなる
。

他方、ｐチャネルインバータに関しては、そのｎチャネ
ルトランジスタ４はオンであり、インバータ出力はＥＯ
Ｒゲート１１の他の入力端にとってハイレベルである。

よって、クロック信号の変化状態がローレベルで停止［
、シた場合には、ＥＯＲゲート１１の両人力は一致とな
って検出信号はローレベルとなる。

また、第４図に示すようにクロック信号の発振状態がハ
イレベルで停止した場合、ｎチャネルインバータに関し
ては、そのｎチャネルトランジスタ１はオンであり、イ
ンバータ出力はＥＯＲゲート１１の一の入力端にとって
ローレベルとなる。

他方、ｐチャネルインバータに関しては、そのｎチャネ
ルトランジスタ４はオフであって、インバータ出力はＦ
ＯＲゲート１１の他の入力端にとってそのしきい値レベ
ルを下回ってからローレベルとなる。

よって、クロック信号の変化状態がハイレベルで停止し
た場合にも、ＥＯＲゲート１１の両人力は一致となって
検出信号はローレベルとなる。

このように、本実施例によれば、ＦＯＲゲート１１の出
力である検出信号は、クロック信号が発振状態にあると
きにはハイレベルとなり、クロック信号が停止状態にあ
る場合にはローレベルとなるため、これによりクロック
信号の発振状態及び同停止状態を検出することができる
。

第２図は本発明に係るクロック信号検出回路の他の実施
例の回路図である。

この図に示すものは、第１図に示す抵抗２の代りにｎチ
ャネルトランジスタ１２を、同抵抗５の代りにｎチャネ
ルトランジスタ１３を設け、トランジスタ１，４の抵抗
負荷を能動負荷としたもので、第１図に示すものと同様
の作用効果を奏するものである。

なお、上述した二つの実施例においてはインバータ７〜
１０を設けたが、ＥＯＲゲート１〕の入力端がこれらイ
ンバータ７〜１０と同じ機能を果せるだけのしきい値レ
ベルを持っていれば、これらはなくても良い。

第５図は本発明に係るダイナミックシフトレジスタの貫
通電流防止回路の一実施例を示す回路図である。なお、
この図において、第１図と同一符号は、この第１図のも
のとの同一部分を示すものであり、ここでは、異なる部
分についてのみ説明することとする。

第５図において、まず、５１はダイナミックシフトレジ
スタであり、５２〜５５はその各ビットを構成するフリ
ップフロップ、５６は同出力用インバータである。フリ
ップフロップ５２〜５５は、マスター・スレーブ形の同
一構成のものである。

例えばフリップフロップ５５は、第６図に示すように、
マスタ一部５７とスレーブ部５８とを有し、それぞれ第
１クロック入力端子Ｃ１と第２クロック入力端子Ｃ２と
をそなえており、これら入力端子ＣＩ、Ｃ２には互いに
逆相のクロック信号が入力される。マスタ一部５７は、
データ入力用のｐチャネルトランジスタ５つ及び同ｎチ
ャネルトランジスタ６０と、クロック信号入力用のｐチ
ャネルトランジスタ６１及び同ｎチャネルトランジスタ
６２とからなる。スレーブ部５８は、データ出力用のｐ
チャネルトランジスタ６３及び同ｎチャネルトランジス
タ６４と、クロック信号入力用のｐチャネルトランジス
タ６５及び同ｎチャネルトランジスタ６６とからなって
いる。トランジスタ６１．６６のゲートは第１クロック
入力端子Ｃ１に接続され、トランジスタ６２．６５のゲ
ートは第２クロック入力端子Ｃ２に接続されているもの
である。

第５図に戻って、６７はクロック入力端子、６８はこの
クロック入力端子６７からのクロック信号人力用のイン
バータである。トランジスタ１゜４のゲートには、この
インバータ６８からのクロック信号が入力される。

６９はノアゲート、７０はインバータであり、これらは
フリップフロップ５２〜５５の第１クロック入力端子Ｃ
１に入力するクロック信号を生成するためのものである
。ノアゲート６９にはインバータ８からのｎチャネルイ
ンバータ出力とインバータ６８からのタロツク信号とが
入力され、その出力がインバータ７０を通して第１クロ
ック入力端子Ｃ１に人力される。これにより、クロック
入力端子６７からのクロック信号が変化状態にあるとき
には、ノアゲート６９の一人力がローレベルとなるため
、第１クロック入力端子Ｃ１には一定周期のクロック信
号が入力されるようになり、クロック発信源６７からの
クロック信号が停止状態にあるときには、ノアゲート６
９の一人力がノ１イレベルになるため、クロック発信源
６７からのクロック信号がハイ・ローのいずれのレベル
で停止しようとも第１クロック入力端子Ｃ１の入力はハ
イレベルになる。

７１はナントゲート、７２．７３はインバータであり、
これらはフリップフロップ５２〜５５の第２クロック入
力端子Ｃ２に入力するためのクロック信号を生成するも
のである。ナントゲート７１にはインバータ１０からの
ｐチャネルインバータ出力とインバータ６８からのクロ
ック信号が入力され、その出力はインバータ７２．７３
を通じて第２クロック入力端子Ｃ２に入力される。これ
により、クロック入力端子６７からのクロック信号が変
化状態にあるときには、ナントゲート７１の一人力がハ
イレベルになるため、第２クロック入力端子Ｃ２には一
定周期であって第１クロック入力端子Ｃ１とは逆相のク
ロック信号が人力されるようになり、クロック入力端子
６７からのクロック信号が停止状態にあるときには、ナ
ントゲート７１の一人力がローレベルになるため、クロ
ック発信源６７からのクロック信号がいずれのレベルで
停止しても第２クロック入力端子Ｃ２への入力はハイレ
ベルになる。

このように、クロック入力端子６７からのクロック信号
が停止したときは、第１・第２クロック入力端子Ｃ１，
Ｃ２への入力が共にハイレベルとなり、ｐチャネルトラ
ンジスタ６１．６５の入力がハイレベルとなるためオフ
になって、クロック信号の停止１−時４こフリップフロ
ップ５２〜５５のマスタ一部５７およびスレーブ部５８
における貫通電流の発生が防止されるようになっている
。

つまり、ダイナミックシフトレジスタへの従来のクロッ
ク供給系にあっては、インバータ６８の出力であるクロ
ック信号がローレベルで停止した場合、第１クロック入
力端子Ｃ１への入力がローレベル、第２クロック入力端
子Ｃ２への入力がＩ＼イレベルで停止するため、マスタ
一部５７のクロックドインバータ出力がハイインピーダ
ンス状態となって、その出力レベルは不定となり、スレ
ーブ部５８のクロックドインバータには第６図に示すよ
うに貫通電流■ＤＤｌが流れることとなっていたが、こ
れが防止される、というものである。

ｎチャネル・ｐチャネル各インバータのインバータ出力
は、インバータ７．８またはインバータ９．１０を介し
、エクスクル−シブノアゲート（以下、ＥＮＯＲゲート
という。）７４に入力されるようになっている。ここで
は、このＥＮＯＲゲート７４とインバータ７〜１０とで
排他的論理和回路部を構成しており、ＥＮＯＲゲート７
４がらの出力は、クロック発信源６７からのクロック信
号が発振状態にあるときにはローレベルになり、クロッ
ク発信源６７からのクロック信号が停止状態にあるとき
にはハイレベルになる。

７５はクロック発信源６７か−らのクロック信号停止時
に出力用インバータ５６の入力をローレベルに固定する
ためのｎチャネルトランジスタであり、ＥＮＯＲゲート
７４の出力は、このトランジスタ７５のゲートに入力さ
れている。トランジスタ７５のドレインは出力用インバ
ータ５６の入力端に接続され、同ソースは接地されてい
る。

この構成において、クロック入力端子６７がらのクロッ
ク信号が変化状態にあるときにはＥＮＯＲゲート７４か
らの出力がローレベルになるため、トランジスタ７５は
オフであり、フリップフロップ５５の出力が出力用イン
バータ５６に入力される。

そして、クロック入力端子６７からのクロック信号が停
止状態にあるときにはＥＮＯＲゲート７４からの出力が
ハイレベルになるため、トランジスタ７５はオンとなり
、フリップフロップ５５の出力はアースに落とされて、
出力用インバータ５６の入力はローレベルに固定される
こととなる。

これにより、クロック信号停止時における出力用インバ
ータ５６での貫通電流の発生を防止するようになってい
る。

すなわち、従来、インバータ６８の出力であるクロック
信号がローレベルで停止した場合、第１クロック入力端
子Ｃ１への入力がハイレベル、第２クロック入力端子Ｃ
２への入力がローレベルで停止１、し、スレーブ部５８
のクロックドインバータ出力がハイインピーダンス状態
となって、その出力レベルが不定となり、出力用インバ
ータ５６において第６図に示すように貫通電流ｌ００２
が流れることとなっていたが、本実施例のクロック信号
検出回路及びアース用トランジスタ７５の設置により、
その貫通電流Ｉ９，２が防止されることとなる。

なお、上述の実施例ではアース用トランジスタとしてｎ
チャネルのものを用いたがｐチャネルのものでも良い。

また、クロック信号検出回路として第２図に示す能動負
荷とした実施例のものを使用しても良い。

〔発明の効果〕

以上説明したように、請求項１記載の本発明に係るクロ
ック信号検出回路によれば、クロック信号が停止状態に
あるとき、その出力が互いに同じ状態になり、かつ、ク
ロック信号が変化状態にあるときには、その出力が互い
に逆の状態になるようにしたｎチャネル・ｐチャネルの
各インバータを設け、その出力を排他的論理和回路部に
人力することにより、両インバータ出力の一致・不一致
によりクロック信号の停止状態と発振状態とを検出する
ようにしたので、クロック信号がローレベルで停止する
かハイレベルで停止するかにかかわりなくその停止状態
と発振状態とを判別することができ、クロック信号の入
力状態を確実に検出することができるという効果を奏す
るとともに、少ないゲート数で構成することができ、大
規模集積回路に好適である。

また、請求項２記載の本発明に係るダイナミックシフト
レジスタの貫通電流防止回路によれば、排他的論理和回
路部から一致検出信号が出力されたときにはアース用ト
ランジスタを導通させてシフトレジスタのフリップフロ
ップの出力をアースに落とし、出力用インバータの入力
をローレベルに固定するようにしたため、出力用インバ
ータにおける貫通電流の発生を防止することができると
いう効果を奏する。

【図面の簡単な説明】

第１図は、本発明のクロック信号検出回路における一実
施例の回路図、第２図は、本発明のクロック信号検出回
路における他の実施例の回路図、第３図及び第４図は、
第１図及び第２図に示す検出回路の動作説明用タイムチ
ャート、第５図は、本発明の貫通電流防止回路における
一実施例の回路図、第６図は、第５図に示すダイナミッ
クシフトレジスタの要部詳細図、第７図は、従来のクロ
ック信号検出回路の回路図、第８図は、その動作説明用
タイムチャートである。 １・・・ｎチャネルインバータのドライバとなるｎチャ
ネルトランジスタ、２・・・ｎチャネルインバータの抵
抗、３・・・ｎチャネルインバータのコンデンサ、４・
・・ｎチャネルインバータのドライバとなるｐチャネル
トランジスタ、５・・・ｎチャネルインバータの抵抗、
６・・・ｎチャネルインバータのコンデンサ、１１・・
・エクスクル−シブオアゲート、７４・・・エクスクル
−シブノアゲート、７５・・・アース用ｎチャネルトラ
ンジスタ。 出願人代理人　　佐　　藤　　−雄 鳥１図 嶌２図

Claims (1)

1. 【特許請求の範囲】 １、一定周期のクロック信号をゲート入力としたｎチャ
   ネルトランジスタをドライバとし、立上がり時間を前記
   クロック信号のパルス幅よりも長く設定した出力信号を
   発生するｎチャネルインバータと、 前記クロック信号ゲート入力としたｐチャネルトランジ
   スタをドライバとし、立下がり時間を前記クロック信号
   のパルス幅よりも長く設定した出力信号を発生するｐチ
   ャネルインバータと、前記クロック信号がローレベルで
   ある期間に前記ｎチャネルインバータの出力信号が達す
   るレベルよりも高いしきい値レベルを持つ一の入力端と
   前記クロック信号がハイレベルである期間に前記ｐチャ
   ネルインバータの出力信号が達するレベルよりも低いし
   きい値レベルベルを持つ他の入力端とを有し、これら両
   インバータの出力信号のレベルが一致しているか否かに
   より、前記クロック信号が入力されているか、あるいは
   その入力が停止しているかを表す検出信号を出力する排
   他的論理和回路部と、 を備えたクロック信号検出回路。 ２、互いに逆相の２相クロックに生成されて、出力用イ
   ンバータを持つダイナミックシフトレジスタに供給され
   る一定周期のクロック信号をゲート入力としたｎチャネ
   ルトランジスタをドライバとし、立上がり時間を前記ク
   ロック信号のパルス幅よりも長く設定した出力信号を発
   生するｎチャネルインバータと、 前記クロック信号ゲート入力としたｐチャネルトランジ
   スタをドライバとし、立下がり時間を前記クロック信号
   のパルス幅よりも長く設定した出力信号を発生するｐチ
   ャネルインバータと、前記クロック信号がローレベルで
   ある期間に前記ｎチャネルインバータの出力信号が達す
   るレベルよりも高いしきい値レベルを持つ一の入力端と
   前記クロック信号がハイレベルである期間に前記ｐチャ
   ネルインバータの出力信号が達するレベルよりも低いし
   きい値レベルを持つ他の入力端とを有し、これら両イン
   バータの出力信号レベルの一致を検出し、その一致検出
   信号を出力する排他的論理和回路部と、 前記出力用インバータの入力端に一端が接続され且つ他
   端が接地され、前記一致検出信号をゲート入力として受
   けることにより導通状態となるアース用トランジスタと
   、 を備えたダイナミックシフトレジスタの貫通電流防止回
   路。