JPH05100989A - アドレス設定方式 - Google Patents
アドレス設定方式Info
- Publication number
- JPH05100989A JPH05100989A JP28954891A JP28954891A JPH05100989A JP H05100989 A JPH05100989 A JP H05100989A JP 28954891 A JP28954891 A JP 28954891A JP 28954891 A JP28954891 A JP 28954891A JP H05100989 A JPH05100989 A JP H05100989A
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- JP
- Japan
- Prior art keywords
- signal
- address
- board
- address setting
- specific terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Abstract
(57)【要約】
【目的】 バスに接続されるボードの順番に従い、各ボ
ードのアドレスを自動的に設定できるようにしたアドレ
ス設定方式を提供する。 【構成】 各ボードをセレクトするためのアドレス設定
値信号１ｂとそれに同期したラッチ信号１ｃをコントロ
ールボード１から出力し、ボードへのラッチイネーブル
信号11ａ，12ａ，・・・ がアクティブの場合、前記アドレ
ス設定値信号１ｂをセレクトアドレスとしてラッチし、
ラッチ後ラッチ完了信号11ｂ，12ｂ，・・・をアクティブ
にし、接続判断回路２により次段のラッチイネーブル信
号をアクティブにして、順次セレクトアドレスを自動的
に設定する。
ードのアドレスを自動的に設定できるようにしたアドレ
ス設定方式を提供する。 【構成】 各ボードをセレクトするためのアドレス設定
値信号１ｂとそれに同期したラッチ信号１ｃをコントロ
ールボード１から出力し、ボードへのラッチイネーブル
信号11ａ，12ａ，・・・ がアクティブの場合、前記アドレ
ス設定値信号１ｂをセレクトアドレスとしてラッチし、
ラッチ後ラッチ完了信号11ｂ，12ｂ，・・・をアクティブ
にし、接続判断回路２により次段のラッチイネーブル信
号をアクティブにして、順次セレクトアドレスを自動的
に設定する。
Description
【０００１】
【産業上の利用分野】この発明は、ＣＰＵボード等のコ
ントロールボードから出力されるアドレス信号により複
数の被コントロールボードの中の１つをセレクトし、コ
ントロールボードと被コントロールボードの信号の送受
を行うバスを備えたデータ処理装置におけるアドレス設
定方式に関する。
ントロールボードから出力されるアドレス信号により複
数の被コントロールボードの中の１つをセレクトし、コ
ントロールボードと被コントロールボードの信号の送受
を行うバスを備えたデータ処理装置におけるアドレス設
定方式に関する。
【０００２】
【従来の技術】一般に、メモリ等の装置を設けた複数の
ボードを共通のバスを介して接続する場合、ボードの１
つを選択しデータ等の信号を送受するために、バス上の
アドレス信号によりボードをセレクトする方法がとられ
ている。
ボードを共通のバスを介して接続する場合、ボードの１
つを選択しデータ等の信号を送受するために、バス上の
アドレス信号によりボードをセレクトする方法がとられ
ている。
【０００３】従来は、図８に示すように、被コントロー
ルボード101 上にＤＩＰスイッチ102 を設けて、これに
より被コントロールボード101 のセレクトアドレスを設
定し、このＤＩＰスイッチ102 の出力とコントロールボ
ード103 からのアドレス信号を入力とするコンパレータ
104 によりセレクト信号を出力させ、被コントロールボ
ード101をセレクトするようにしていた。
ルボード101 上にＤＩＰスイッチ102 を設けて、これに
より被コントロールボード101 のセレクトアドレスを設
定し、このＤＩＰスイッチ102 の出力とコントロールボ
ード103 からのアドレス信号を入力とするコンパレータ
104 によりセレクト信号を出力させ、被コントロールボ
ード101をセレクトするようにしていた。
【０００４】
【発明が解決しようとする課題】ところで、図８に示す
ような従来のアドレス設定方式においては、ＤＩＰスイ
ッチの設定ミスにより、連続すべきアドレスが連続しな
い場合や、複数の被コントロールボードを同一アドレス
に設定し、誤作動させてしまうおそれがある。
ような従来のアドレス設定方式においては、ＤＩＰスイ
ッチの設定ミスにより、連続すべきアドレスが連続しな
い場合や、複数の被コントロールボードを同一アドレス
に設定し、誤作動させてしまうおそれがある。
【０００５】本発明は、従来のアドレス設定方式におけ
る上記問題点を解消するためになされたもので、バス上
に接続される被コントロールボードの順番に従い、各ボ
ードのアドレスを自動的に設定できるようにしたアドレ
ス設定方式を提供することを目的とする。
る上記問題点を解消するためになされたもので、バス上
に接続される被コントロールボードの順番に従い、各ボ
ードのアドレスを自動的に設定できるようにしたアドレ
ス設定方式を提供することを目的とする。
【０００６】
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、図１の概念図に示すように、Ｃ
ＰＵボード等のコントロールボード１から出力されるア
ドレス信号１ａにより複数の被コントロールボード11，
12，・・・ 1Nの中の１つをセレクトし、コントロールボー
ド１と被コントロールボード11，12，・・・ 1Nの信号の送
受を行うバスを備えたデータ処理装置におけるアドレス
設定方式において、被コントロールボード11，12，・・・
1Nをセレクトするためのアドレス設定値信号１ｂとそれ
に同期したラッチ信号１ｃを出力するコントロールボー
ド１と、バスに接続される第１の特定端子と、該第１の
特定端子からのラッチイネーブル信号11ａ，12ａ，・・・
1Nａがアクティブの場合、前記アドレス設定値信号１ｂ
をセレクトアドレスとして前記ラッチ信号１ｃでラッチ
し、ラッチ後ラッチ完了信号11ｂ，12ｂ，・・・ 1Nｂをア
クティブにする第２の特定端子を備えた被コントロール
ボード11，12，・・・ 1Nと、各被コントロールボード11，
12，・・・ 1Nを接続順に並べ、一定方向側の全ての被コン
トロールボード11，12，・・・ 1Nで前記第２の特定端子か
らのラッチ完了信号11ｂ，12ｂ，・・・ 1Nｂがアクティブ
又は未接続である場合に次段の前記第１の特定端子への
ラッチイネーブル信号11ａ，12ａ，・・・ 1Nａをアクティ
ブにする接続判断回路２を設けたバスとを備え、前記第
１の特定端子からのラッチイネーブル信号11ａ，12ａ，
・・・1Nａがアクティブの場合、前記アドレス設定値信号
１ｂをセレクトアドレスとしてラッチし、ラッチ後第２
の特定端子からのラッチ完了信号11ｂ，12ｂ，・・・ 1Nｂ
をアクティブにし、前記接続判断回路２により次段の第
１の特定端子へのラッチイネーブル信号11ａ，12ａ，・・
・ 1Nａをアクティブにしてセレクトアドレスを自動的に
設定するように構成するものである。
決するため、本発明は、図１の概念図に示すように、Ｃ
ＰＵボード等のコントロールボード１から出力されるア
ドレス信号１ａにより複数の被コントロールボード11，
12，・・・ 1Nの中の１つをセレクトし、コントロールボー
ド１と被コントロールボード11，12，・・・ 1Nの信号の送
受を行うバスを備えたデータ処理装置におけるアドレス
設定方式において、被コントロールボード11，12，・・・
1Nをセレクトするためのアドレス設定値信号１ｂとそれ
に同期したラッチ信号１ｃを出力するコントロールボー
ド１と、バスに接続される第１の特定端子と、該第１の
特定端子からのラッチイネーブル信号11ａ，12ａ，・・・
1Nａがアクティブの場合、前記アドレス設定値信号１ｂ
をセレクトアドレスとして前記ラッチ信号１ｃでラッチ
し、ラッチ後ラッチ完了信号11ｂ，12ｂ，・・・ 1Nｂをア
クティブにする第２の特定端子を備えた被コントロール
ボード11，12，・・・ 1Nと、各被コントロールボード11，
12，・・・ 1Nを接続順に並べ、一定方向側の全ての被コン
トロールボード11，12，・・・ 1Nで前記第２の特定端子か
らのラッチ完了信号11ｂ，12ｂ，・・・ 1Nｂがアクティブ
又は未接続である場合に次段の前記第１の特定端子への
ラッチイネーブル信号11ａ，12ａ，・・・ 1Nａをアクティ
ブにする接続判断回路２を設けたバスとを備え、前記第
１の特定端子からのラッチイネーブル信号11ａ，12ａ，
・・・1Nａがアクティブの場合、前記アドレス設定値信号
１ｂをセレクトアドレスとしてラッチし、ラッチ後第２
の特定端子からのラッチ完了信号11ｂ，12ｂ，・・・ 1Nｂ
をアクティブにし、前記接続判断回路２により次段の第
１の特定端子へのラッチイネーブル信号11ａ，12ａ，・・
・ 1Nａをアクティブにしてセレクトアドレスを自動的に
設定するように構成するものである。
【０００７】このように構成されたアドレス設定方式
は、図２のタイミングチャートに示すように動作する。
この図２に示すタイミングチャートは３番目の被コント
ロールボードが未接続の場合の動作例を示している。こ
のタイミングチャートでは３番目のボードのラッチイネ
ーブル信号とラッチ完了信号を13ａ，13ｂとし、４番目
のボードのラッチイネーブル信号とラッチ完了信号を14
ａ，14ｂとして示している。そして接続判断回路２によ
り、小さい番号の側のラッチ完了信号がアクティブの時
に、次段のラッチイネーブル信号がアクティブになるよ
うになっている。したがって、図２に示すように未接続
の被コントロールボードを除いた接続順に、それぞれの
ボードのセレクトアドレスが自動的に設定される。
は、図２のタイミングチャートに示すように動作する。
この図２に示すタイミングチャートは３番目の被コント
ロールボードが未接続の場合の動作例を示している。こ
のタイミングチャートでは３番目のボードのラッチイネ
ーブル信号とラッチ完了信号を13ａ，13ｂとし、４番目
のボードのラッチイネーブル信号とラッチ完了信号を14
ａ，14ｂとして示している。そして接続判断回路２によ
り、小さい番号の側のラッチ完了信号がアクティブの時
に、次段のラッチイネーブル信号がアクティブになるよ
うになっている。したがって、図２に示すように未接続
の被コントロールボードを除いた接続順に、それぞれの
ボードのセレクトアドレスが自動的に設定される。
【０００８】
【実施例】次に実施例について説明する。図３は、本発
明に係るアドレス設定方式の実施例を説明するためのア
ドレス設定装置の構成例を示す回路構成図である。図３
に示すように、アドレス設定装置は、コントロールボー
ド１，被コントロールボード11，12，13，スロット１〜
３を持つバス３から構成されている。コントロールボー
ド１は、アドレス設定時、カウント値21ａを発生させる
カウンタ21と、Ｄフリップフロップ22，ＯＲゲート23，
ＡＮＤゲート24よりなるラッチ信号発生回路を備えてい
る。また、図示しないが全体をコントロールするＣＰＵ
を備えており、各被コントロールボードを選択し、動作
させるためのアドレス信号１ａを発生させている。
明に係るアドレス設定方式の実施例を説明するためのア
ドレス設定装置の構成例を示す回路構成図である。図３
に示すように、アドレス設定装置は、コントロールボー
ド１，被コントロールボード11，12，13，スロット１〜
３を持つバス３から構成されている。コントロールボー
ド１は、アドレス設定時、カウント値21ａを発生させる
カウンタ21と、Ｄフリップフロップ22，ＯＲゲート23，
ＡＮＤゲート24よりなるラッチ信号発生回路を備えてい
る。また、図示しないが全体をコントロールするＣＰＵ
を備えており、各被コントロールボードを選択し、動作
させるためのアドレス信号１ａを発生させている。
【０００９】被コントロールボード11，12，13は、それ
ぞれ同じ構成のアドレス設定回路を持っており、このア
ドレス設定回路は、セットイネーブル信号34ａがアクテ
ィブの時、カウント値21ａをラッチするラッチ回路31
と、ラッチ動作後、セット完了信号33ａにアクティブを
出力するためのＤフリップフロップ32，オープンコレク
タバッファ33，ＮＡＮＤゲート34からなるラッチ検出回
路と、アドレス信号１ａとラッチ回路31の出力であるラ
ッチデータ31ａが等しいとき、ボードセレクト信号35ａ
としての一致信号を出力するコンパレータ35により構成
されている。
ぞれ同じ構成のアドレス設定回路を持っており、このア
ドレス設定回路は、セットイネーブル信号34ａがアクテ
ィブの時、カウント値21ａをラッチするラッチ回路31
と、ラッチ動作後、セット完了信号33ａにアクティブを
出力するためのＤフリップフロップ32，オープンコレク
タバッファ33，ＮＡＮＤゲート34からなるラッチ検出回
路と、アドレス信号１ａとラッチ回路31の出力であるラ
ッチデータ31ａが等しいとき、ボードセレクト信号35ａ
としての一致信号を出力するコンパレータ35により構成
されている。
【００１０】またバス３は、アドレス信号１ａ，カウン
ト値21ａ，カウント値ラッチ用クロック23ａ，リセット
１ｄ等の信号を接続し、各セット完了信号33ａ，43ａ，
53ａと前段のセット完了信号のワイヤードＯＲを取り、
次段のセットイネーブル信号とするオープンコレクタバ
ッファ36，46，56より構成されるボードアドレス設定完
了ボード接続判断回路を備えている。そして最終段のセ
ット完了信号53ａは、カウンタ21のカウントイネーブル
にインバータ25を介して接続されている。
ト値21ａ，カウント値ラッチ用クロック23ａ，リセット
１ｄ等の信号を接続し、各セット完了信号33ａ，43ａ，
53ａと前段のセット完了信号のワイヤードＯＲを取り、
次段のセットイネーブル信号とするオープンコレクタバ
ッファ36，46，56より構成されるボードアドレス設定完
了ボード接続判断回路を備えている。そして最終段のセ
ット完了信号53ａは、カウンタ21のカウントイネーブル
にインバータ25を介して接続されている。
【００１１】次に、このように構成されたアドレス設定
装置の動作を図４及び図５に示すタイミングチャートに
基づいて説明する。図４は、３つのスロット全てに被コ
ントロールボード11，12，13が接続されている場合の動
作を示すタイミングチャートである。この場合の動作
は、リセット解除後、カウント値21ａ及びクロック23ａ
により、カウント値21ａが順次スロット１〜３の被コン
トロールボード11，12，13のラッチ回路31，・・・ に記憶
されていく。全てのボード11，12，13へのカウント値21
ａの設定が終了すると、最終段のセット完了信号53ａが
アクティブとなり、カウンタ21及びクロック発生用Ｄフ
リップフロップ22の動作を停止する。これ以降、アドレ
ス信号１ａに１〜３をセットすることにより、それぞれ
の被コントロールボード11，12，13のボードセレクト信
号35ａ，・・・ が出力され、各ボード11，12，13が順次選
択される。
装置の動作を図４及び図５に示すタイミングチャートに
基づいて説明する。図４は、３つのスロット全てに被コ
ントロールボード11，12，13が接続されている場合の動
作を示すタイミングチャートである。この場合の動作
は、リセット解除後、カウント値21ａ及びクロック23ａ
により、カウント値21ａが順次スロット１〜３の被コン
トロールボード11，12，13のラッチ回路31，・・・ に記憶
されていく。全てのボード11，12，13へのカウント値21
ａの設定が終了すると、最終段のセット完了信号53ａが
アクティブとなり、カウンタ21及びクロック発生用Ｄフ
リップフロップ22の動作を停止する。これ以降、アドレ
ス信号１ａに１〜３をセットすることにより、それぞれ
の被コントロールボード11，12，13のボードセレクト信
号35ａ，・・・ が出力され、各ボード11，12，13が順次選
択される。
【００１２】図５は、スロット２に被コントロールボー
ドが接続されていない場合の動作を示すタイミングチャ
ートである。スロット２のセット完了信号43ａは、プル
アップ抵抗により、前段のセット完了と同時にアクティ
ブとなり、これによりスロット３の被コントロールボー
ド13にはアドレス２がセットされる。
ドが接続されていない場合の動作を示すタイミングチャ
ートである。スロット２のセット完了信号43ａは、プル
アップ抵抗により、前段のセット完了と同時にアクティ
ブとなり、これによりスロット３の被コントロールボー
ド13にはアドレス２がセットされる。
【００１３】このように、被コントロールボードのスロ
ット位置等に拘らず、被コントロールボードのアドレス
を連続して設定することが可能となる。また最終段のセ
ット完了信号により、アドレス設定動作の終了を検知
し、その時のカウント値より被コントロールボードの数
を検知することが可能である。特に複数のメモリボード
に画像信号のような連続したデータを高速に読み書きす
る場合、アドレスが連続している必要があり、また全容
量を知る必要があるので、このアドレス設定方法は効果
的である。
ット位置等に拘らず、被コントロールボードのアドレス
を連続して設定することが可能となる。また最終段のセ
ット完了信号により、アドレス設定動作の終了を検知
し、その時のカウント値より被コントロールボードの数
を検知することが可能である。特に複数のメモリボード
に画像信号のような連続したデータを高速に読み書きす
る場合、アドレスが連続している必要があり、また全容
量を知る必要があるので、このアドレス設定方法は効果
的である。
【００１４】次に、本発明の第２実施例について説明す
る。図６は、本発明の第２実施例を説明するためのアド
レス設定装置の構成例を示す回路構成図である。この構
成例は、図３に示したものと同様な構成であるが、カウ
ンタ21の出力であるカウント値21ａの代わりにＣＰＵの
データ信号１ｆ，クロック23ａの代わりにＣＰＵのライ
ト信号１ｇを用い、アドレス信号１ａをデコーダ37でデ
コードしてラッチを行うように構成されている。またオ
ープンコレクタバッファのワイヤードＯＲの代わりに、
ＡＮＤゲート38，48，58でボード接続判断回路を構成し
ている。そしてデコーダ37は全ての被コントロールボー
ド11，12，13で同一のアドレス０のデコードを行うよう
になっている。
る。図６は、本発明の第２実施例を説明するためのアド
レス設定装置の構成例を示す回路構成図である。この構
成例は、図３に示したものと同様な構成であるが、カウ
ンタ21の出力であるカウント値21ａの代わりにＣＰＵの
データ信号１ｆ，クロック23ａの代わりにＣＰＵのライ
ト信号１ｇを用い、アドレス信号１ａをデコーダ37でデ
コードしてラッチを行うように構成されている。またオ
ープンコレクタバッファのワイヤードＯＲの代わりに、
ＡＮＤゲート38，48，58でボード接続判断回路を構成し
ている。そしてデコーダ37は全ての被コントロールボー
ド11，12，13で同一のアドレス０のデコードを行うよう
になっている。
【００１５】図７は、このアドレス設定装置の動作を示
すタイミングチャートで、図４に示したタイミングチャ
ートと同様な動作を行う。ＣＰＵは設定終了信号１ｈを
ボードから読み取ることにより、その時までのライト動
作の回数で被コントロールボードの数を検知することが
可能となる。
すタイミングチャートで、図４に示したタイミングチャ
ートと同様な動作を行う。ＣＰＵは設定終了信号１ｈを
ボードから読み取ることにより、その時までのライト動
作の回数で被コントロールボードの数を検知することが
可能となる。
【００１６】
【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、同一バス上に接続される被コントロー
ルボードのセレクトアドレスを自動的に設定することが
可能となり、またアドレス設定動作の終了を検知して被
コントロールボードのボード数を検出することができ
る。
本発明によれば、同一バス上に接続される被コントロー
ルボードのセレクトアドレスを自動的に設定することが
可能となり、またアドレス設定動作の終了を検知して被
コントロールボードのボード数を検出することができ
る。
【図１】本発明に係るアドレス設定方式を説明するため
の概念図である。
の概念図である。
【図２】図１に示したアドレス設定方式の動作を説明す
るためのタイミングチャートである。
るためのタイミングチャートである。
【図３】本発明の第１実施例を説明するためのアドレス
設定装置の回路構成図である。
設定装置の回路構成図である。
【図４】図３に示した実施例の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【図５】図３に示した実施例の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【図６】本発明の第２実施例を説明するためのアドレス
設定装置の回路構成図である。
設定装置の回路構成図である。
【図７】図６に示した実施例の動作を説明するためのタ
イミングチャートである。
イミングチャートである。
【図８】従来のアドレス設定装置の構成例を示す図であ
る。
る。
１ コントロールボード １ａ アドレス信号 １ｂ アドレス設定値信号 １ｃ ラッチ信号 ２ 接続判断回路 11，12，・・・ 1N 被コントロールボード 11ａ，12ａ，・・・ 1Nａ ラッチイネーブル信号 11ｂ，12ｂ，・・・ 1N ラッチ完了信号
Claims (1)
- 【請求項１】 ＣＰＵボード等のコントロールボードか
ら出力されるアドレス信号により複数の被コントロール
ボードの中の１つをセレクトし、コントロールボードと
被コントロールボードの信号の送受を行うバスを備えた
データ処理装置におけるアドレス設定方式において、被
コントロールボードをセレクトするためのアドレス設定
値信号とそれに同期したラッチ信号を出力するコントロ
ールボードと、バスに接続される第１の特定端子と、該
第１の特定端子からの入力信号がアクティブの場合、前
記アドレス設定値信号をセレクトアドレスとして前記ラ
ッチ信号でラッチし、ラッチ後その出力信号をアクティ
ブにする第２の特定端子を備えた被コントロールボード
と、各被コントロールボードを接続順に並べ、一定方向
側の全ての被コントロールボードで前記第２の特定端子
の出力信号がアクティブ又は未接続である場合に次段の
前記第１の特定端子への入力信号をアクティブにする接
続判断回路を設けたバスとを備え、前記第１の特定端子
からの入力信号がアクティブの場合、前記アドレス設定
値信号をセレクトアドレスとしてラッチし、ラッチ後第
２の特定端子からの出力信号をアクティブにし、前記接
続判断回路により次段の第１の特定端子への入力信号を
アクティブにしてセレクトアドレスを自動的に設定する
ようにしたことを特徴とするアドレス設定方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28954891A JPH05100989A (ja) | 1991-10-09 | 1991-10-09 | アドレス設定方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28954891A JPH05100989A (ja) | 1991-10-09 | 1991-10-09 | アドレス設定方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05100989A true JPH05100989A (ja) | 1993-04-23 |
Family
ID=17744673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28954891A Withdrawn JPH05100989A (ja) | 1991-10-09 | 1991-10-09 | アドレス設定方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05100989A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001266082A (ja) * | 2000-01-24 | 2001-09-28 | Lg Electronics Inc | ディジタルデータプレーヤーの相対アドレス割り当て装置及びその割り当て方法 |
-
1991
- 1991-10-09 JP JP28954891A patent/JPH05100989A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001266082A (ja) * | 2000-01-24 | 2001-09-28 | Lg Electronics Inc | ディジタルデータプレーヤーの相対アドレス割り当て装置及びその割り当て方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990107 |