JP2969821B2 - データ出力回路 - Google Patents
データ出力回路Info
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Description
【発明の詳細な説明】 以下の順序で本発明を説明する。
Ａ産業上の利用分野 Ｂ発明の概要 Ｃ従来の技術（第３図及び第４図） Ｄ発明が解決しようとする課題（第３図〜第５図） Ｅ課題を解決するための手段（第１図） Ｆ作用（第１図） Ｇ実施例（第１図及び第２図） （G1）第１の実施例（第１図及び第２図） （G2）他の実施例 Ｈ発明の効果 Ａ産業上の利用分野 本発明はデータ出力回路に関し、例えばビデオテープ
レコーダの制御回路に適用して好適なものである。
レコーダの制御回路に適用して好適なものである。
Ｂ発明の概要 本発明は、データ出力回路において、指定された出力
回路だけ、第１及び第２の書き込み信号で決まる論理レ
ベルに設定することにより、書き込み信号に非同期でリ
セツト動作する場合でも、所望の出力データだけを確実
に切り換えることができる。
回路だけ、第１及び第２の書き込み信号で決まる論理レ
ベルに設定することにより、書き込み信号に非同期でリ
セツト動作する場合でも、所望の出力データだけを確実
に切り換えることができる。
Ｃ従来の技術 従来、ビデオテープレコーダにおいては、制御回路か
ら供給される制御データの各コマンドを、それぞれデー
タバスの各ビツトに割り当てられた所定種類のモータ
（キヤプスタンモータ、ローデイングモータ、ドラムモ
ータ等）に出力することにより、当該複数種類のモータ
をそれぞれ制御するようになされたものがある。
ら供給される制御データの各コマンドを、それぞれデー
タバスの各ビツトに割り当てられた所定種類のモータ
（キヤプスタンモータ、ローデイングモータ、ドラムモ
ータ等）に出力することにより、当該複数種類のモータ
をそれぞれ制御するようになされたものがある。
このようなビデオテープレコーダにおいては、複数種
類のモータに対応するデータ出力回路にそれぞれ外部ア
ドレス番地を割り当て、当該各外部アドレス番地への書
き込み動作によって対応するデータ出力回路に制御デー
タを出力する。
類のモータに対応するデータ出力回路にそれぞれ外部ア
ドレス番地を割り当て、当該各外部アドレス番地への書
き込み動作によって対応するデータ出力回路に制御デー
タを出力する。
かくして必要に応じて制御データを切り換えることに
より、当該制御データの各コマンドに応じて駆動される
モータからは制御用のFG（Frequency Generator）パル
ス信号がデータ出力回路にフイードバツクされる。
より、当該制御データの各コマンドに応じて駆動される
モータからは制御用のFG（Frequency Generator）パル
ス信号がデータ出力回路にフイードバツクされる。
このときデータ出力回路は、FGパルス信号の入力量に
基づいて当該FGパルス信号の入力状態を制御するように
なされている。
基づいて当該FGパルス信号の入力状態を制御するように
なされている。
実際に各種モータの制御状態（回転速度等）に異常が
発生したときには、当該モータから異常値を示すFGパル
ス信号がデータ出力回路に与えられ、当該データ出力回
路においてFGパルス信号の入力量を所定状態に制御する
ことにより、データ出力回路がオーバーフローを起こす
のを未然に防止すると共に、対応するモータが暴走する
のを止めるようになされている。
発生したときには、当該モータから異常値を示すFGパル
ス信号がデータ出力回路に与えられ、当該データ出力回
路においてFGパルス信号の入力量を所定状態に制御する
ことにより、データ出力回路がオーバーフローを起こす
のを未然に防止すると共に、対応するモータが暴走する
のを止めるようになされている。
すなわち第３図において、１は全体としてビデオテー
プレコーダの制御回路を示し、必要に応じてラツチ回路
２及び３の動作を切り換えて、各回路ブロツクからフイ
ードバツクされるトリガ信号（すなわちFGパルス信号）
SIG0、SIG1のタイミングを検出する。
プレコーダの制御回路を示し、必要に応じてラツチ回路
２及び３の動作を切り換えて、各回路ブロツクからフイ
ードバツクされるトリガ信号（すなわちFGパルス信号）
SIG0、SIG1のタイミングを検出する。
すなわち制御回路１において、アドレスデコーダ４
は、システム制御回路５から出力されるアドレスデータ
ADを受け、データ出力回路６に割り当てられたアドレス
データADを検出する。
は、システム制御回路５から出力されるアドレスデータ
ADを受け、データ出力回路６に割り当てられたアドレス
データADを検出する。
これによりアドレスデコーダ４は、当該検出結果に基
づいて、システム制御回路５から出力される書き込み信
号WR及び読み出し信号RDに応動して書き込み信号FRWR及
び読み出し信号FRRDを出力する。
づいて、システム制御回路５から出力される書き込み信
号WR及び読み出し信号RDに応動して書き込み信号FRWR及
び読み出し信号FRRDを出力する。
データ出力回路６は、それぞれデータバスBUSの各ビ
ツトに接続された８個の出力回路6A、6B、6C、……、6H
を有し、書き込み信号FRWRに応動してデータバスBUSに
出力される制御データCDを取り込むと共に、読み出し信
号FRRDに応動して取り込んだデータBDをデータバスBUS
に出力する。
ツトに接続された８個の出力回路6A、6B、6C、……、6H
を有し、書き込み信号FRWRに応動してデータバスBUSに
出力される制御データCDを取り込むと共に、読み出し信
号FRRDに応動して取り込んだデータBDをデータバスBUS
に出力する。
すなわち第４図に示すように、各出力回路6A、6B、…
…は、それぞれ制御データCD0、CD1、CD2、……、CD
7（第４図（Ａ）及び（Ｅ））をＤラツチ回路8A、8B、
……に受け、書き込み信号FRWR（第４図（Ｉ））が立ち
上がるタイミングで取り込む。
…は、それぞれ制御データCD0、CD1、CD2、……、CD
7（第４図（Ａ）及び（Ｅ））をＤラツチ回路8A、8B、
……に受け、書き込み信号FRWR（第４図（Ｉ））が立ち
上がるタイミングで取り込む。
これによりシステム制御回路５においては、アドレス
データADを出力して当該データ出力回路６を選択した
後、書き込みFRWRを立ち上げて所定の制御データCDを出
力することにより、Ｄラツチ回路8A、8B、……の出力デ
ータCQ0、CQ1、CQ2、……、CQ7（第４図（Ｂ）及び
（Ｆ））を所定値に設定することができる。
データADを出力して当該データ出力回路６を選択した
後、書き込みFRWRを立ち上げて所定の制御データCDを出
力することにより、Ｄラツチ回路8A、8B、……の出力デ
ータCQ0、CQ1、CQ2、……、CQ7（第４図（Ｂ）及び
（Ｆ））を所定値に設定することができる。
さらにＤラツチ回路8A、8B、……は、インバータ回路
9A、9Bを介して、トリガ信号SIG0、SIG1、……（第４図
（Ｄ）及び（Ｈ））をクリア端子CLに入力すると共に、
出力データCQ0、CQ1、CQ2、……、CQ7をアンド回路10
A、10B、……に出力する。
9A、9Bを介して、トリガ信号SIG0、SIG1、……（第４図
（Ｄ）及び（Ｈ））をクリア端子CLに入力すると共に、
出力データCQ0、CQ1、CQ2、……、CQ7をアンド回路10
A、10B、……に出力する。
これによりアンド回路10A、10B、……を介して、出力
データCQ0、CQ1、CQ2、……、CQ7が値「１」に立ち上が
つた状態でトリガ信号SIG0、SIG1が立ち下がると、続く
トリガ信号SIG0、SIG1の立ち上がりに同期して立ち上が
るトリガ信号TG0、TG1、……（第４図（Ｋ）及び
（Ｌ））を出力する。
データCQ0、CQ1、CQ2、……、CQ7が値「１」に立ち上が
つた状態でトリガ信号SIG0、SIG1が立ち下がると、続く
トリガ信号SIG0、SIG1の立ち上がりに同期して立ち上が
るトリガ信号TG0、TG1、……（第４図（Ｋ）及び
（Ｌ））を出力する。
かくしてシステム制御回路５においては、出力データ
CQ0、CQ1、CQ2、……、CQ7を立ち上げることにより、ト
リガ信号SIG0、SIG1に同期したトリガ信号TG0、TG1、…
…をデータ出力回路６から出力し得るのに対し、出力デ
ータCQ0、CQ1、CQ2、……、CQ7を値「０」に保持するこ
とにより、当該トリガ信号TG0、TG1、……の出力を停止
制御することができる。
CQ0、CQ1、CQ2、……、CQ7を立ち上げることにより、ト
リガ信号SIG0、SIG1に同期したトリガ信号TG0、TG1、…
…をデータ出力回路６から出力し得るのに対し、出力デ
ータCQ0、CQ1、CQ2、……、CQ7を値「０」に保持するこ
とにより、当該トリガ信号TG0、TG1、……の出力を停止
制御することができる。
ラツチ回路２及び３は、トリガ信号TG0、TG1、……が
立ち上がるタイミングでカウンタ回路12のカウント値を
ラツチし、所定のタイミングでラツチしたカウント値を
システム制御回路５に出力する。
立ち上がるタイミングでカウンタ回路12のカウント値を
ラツチし、所定のタイミングでラツチしたカウント値を
システム制御回路５に出力する。
これに対してカウンタ回路12は、基準クロツクCLKを
順次カウントする。
順次カウントする。
従つてシステム制御回路５においては、出力データCQ
0、CQ1、CQ2、……、CQ7を立ち上げることにより、ラツ
チ回路２及び３を介して、トリガ信号SIG0、SIG1のタイ
ミングを検出し得るのに対し、出力データCQ0、CQ1、CQ
2、……、CQ7を値「０」に保持することにより、当該ラ
ツチ回路２及び３の動作を停止制御することができる。
0、CQ1、CQ2、……、CQ7を立ち上げることにより、ラツ
チ回路２及び３を介して、トリガ信号SIG0、SIG1のタイ
ミングを検出し得るのに対し、出力データCQ0、CQ1、CQ
2、……、CQ7を値「０」に保持することにより、当該ラ
ツチ回路２及び３の動作を停止制御することができる。
さらにＤラツチ回路8A、8B、……は、出力データC
Q0、CQ1、CQ2、……、CQ7を３ステートのバツフア回路1
4A、14B、……に出力し、これにより読み出し信号FRRD
（第４図（Ｊ））が立ち上がると出力データDB0、DB1、
DB2、……、DB7（第４図（Ｃ）及び（Ｇ））をデータバ
スBUSに出力する。
Q0、CQ1、CQ2、……、CQ7を３ステートのバツフア回路1
4A、14B、……に出力し、これにより読み出し信号FRRD
（第４図（Ｊ））が立ち上がると出力データDB0、DB1、
DB2、……、DB7（第４図（Ｃ）及び（Ｇ））をデータバ
スBUSに出力する。
これによりシステム制御回路５においては、アドレス
データADを出力して当該データ出力回路６を選択した
後、読み出し信号RDを出力することにより、Ｄラツチ回
路8A、8B、……の出力データDB0、DB1、DB2、……、DB7
（CQ0、CQ1、CQ2、……、CQ7）を取り込むことができ
る。
データADを出力して当該データ出力回路６を選択した
後、読み出し信号RDを出力することにより、Ｄラツチ回
路8A、8B、……の出力データDB0、DB1、DB2、……、DB7
（CQ0、CQ1、CQ2、……、CQ7）を取り込むことができ
る。
これに対してラツチ回路２及び３の動作を切り換える
場合、システム制御回路５は、始めに時点t0で各Ｄラツ
チ回路8A、8B、……の出力データCQ0、CQ1、CQ2、…
…、CQ7を取り込んで、Ｄラツチ回路8A、8B、……の状
態を検出する。
場合、システム制御回路５は、始めに時点t0で各Ｄラツ
チ回路8A、8B、……の出力データCQ0、CQ1、CQ2、…
…、CQ7を取り込んで、Ｄラツチ回路8A、8B、……の状
態を検出する。
この場合Ｄラツチ回路8A、8Bにおいは、それぞれ値
「０」及び「１」に設定されていることがわかる。
「０」及び「１」に設定されていることがわかる。
ここでシステム制御回路５は、ラツチ回路２の動作を
立ち上げる場合、続く時点t1で、時点t0で検出した出力
データCQ1、CQ2、……、CQ7と共に値「１」の出力デー
タCQ0を出力し、これにより変更する必要のない制御デ
ータCQ1、CQ2、……、CQ7を変更する制御データCQ0と共
に改めて出力し、ラツチ回路２の動作を切り換える。
立ち上げる場合、続く時点t1で、時点t0で検出した出力
データCQ1、CQ2、……、CQ7と共に値「１」の出力デー
タCQ0を出力し、これにより変更する必要のない制御デ
ータCQ1、CQ2、……、CQ7を変更する制御データCQ0と共
に改めて出力し、ラツチ回路２の動作を切り換える。
Ｄ発明が解決しようとする課題 ところで、この種のFGパルス信号としてのトリガ信号
SIG0、SIG1、……においては、被制御対象であるモータ
側から制御データCDと何ら同期することなく無関係に入
力されることにより、システム制御回路５が出力データ
CQ0、CQ1、CQ2、……、CQ7を取り込んだ後制御データCD
を書き込むまでの期間の間で、当該トリガ信号SIG0、SI
G1が立ち下がる場合がある。
SIG0、SIG1、……においては、被制御対象であるモータ
側から制御データCDと何ら同期することなく無関係に入
力されることにより、システム制御回路５が出力データ
CQ0、CQ1、CQ2、……、CQ7を取り込んだ後制御データCD
を書き込むまでの期間の間で、当該トリガ信号SIG0、SI
G1が立ち下がる場合がある。
すなわち第５図に示すように、時点t3で読み出し信号
FRRD（第５図（Ｊ））が出力されることにより、システ
ム制御回路５に出力データDB0、DB1、DB2、……、DB
7（CQ0、CQ1、CQ2、……、CQ7）（第５図（Ｂ）、
（Ｃ）、（Ｆ）及び（Ｇ））が読み込まれた後、続く時
点t5で書き込み信号FRWR（第５図（Ｉ））が出力される
ことにより、制御データCD0、CD1、CD2、……、CD7（第
５図（Ａ）及び（Ｅ））が書き込まれる。
FRRD（第５図（Ｊ））が出力されることにより、システ
ム制御回路５に出力データDB0、DB1、DB2、……、DB
7（CQ0、CQ1、CQ2、……、CQ7）（第５図（Ｂ）、
（Ｃ）、（Ｆ）及び（Ｇ））が読み込まれた後、続く時
点t5で書き込み信号FRWR（第５図（Ｉ））が出力される
ことにより、制御データCD0、CD1、CD2、……、CD7（第
５図（Ａ）及び（Ｅ））が書き込まれる。
この間の時点t4でトリガ信号SIG0、SIG1（第５図
（Ｄ）及び（Ｈ））のうちトリガ信号SIG1が立ち下がる
と、出力回路6Bから出力される制御データCQ1において
は、時点t4で値「０」に立ち下がつたにもかかわらず、
時点t5で再び値「１」に立ち上がり、結局出力データCQ
0だけでなく、出力データCQ1までも切り換えてしまう問
題があつた。
（Ｄ）及び（Ｈ））のうちトリガ信号SIG1が立ち下がる
と、出力回路6Bから出力される制御データCQ1において
は、時点t4で値「０」に立ち下がつたにもかかわらず、
時点t5で再び値「１」に立ち上がり、結局出力データCQ
0だけでなく、出力データCQ1までも切り換えてしまう問
題があつた。
このためラツチ回路３においては、時点t4でトリガ信
号SIG1のタイミングを検出したにもかかわらず、再び動
作状態に立ち上がり、続くトリガ信号SIG1の立ち下がり
のタイミングをラツチすることにより、結局正しいタイ
ミングを検出し得なくなる。
号SIG1のタイミングを検出したにもかかわらず、再び動
作状態に立ち上がり、続くトリガ信号SIG1の立ち下がり
のタイミングをラツチすることにより、結局正しいタイ
ミングを検出し得なくなる。
本発明は以上の点に考慮してなされたもので、複数の
回路ブロツクのうち指定された回路ブロツクのみを確実
に制御し得るデータ出力回路を提案しようとするもので
ある。
回路ブロツクのうち指定された回路ブロツクのみを確実
に制御し得るデータ出力回路を提案しようとするもので
ある。
Ｅ課題を解決するための手段 かかる課題を解決するため本発明においては、制御回
路21から供給される制御データCDDの各コマンドCDD0、C
DD1、CDD2、……、CDD7を、バスBUSの各ビツトに割り当
てられた出力回路24A、24B、24C、……、24Hに与えるこ
とにより、当該各出力回路24A、24B、24C、……、24Hに
接続された回路ブロツクをそれぞれコマンドCDD0、CD
D1、CDD2、……、CDD7に応じた所定状態に制御するデー
タ出力回路23において、制御データCDDの各コマンドCDD
0、CDD1、CDD2、……、CDD7のうち指定されたコマンドC
DD0、CDD1、CDD2、……、CDD7がバスBUSを介して対応す
る出力回路24A、24B、24C、……、24Hに与えられたと
き、当該出力回路24A、24B、24C、……24Hを制御回路21
から供給される第１又は第２の書き込み信号FR1WR、FR0
WRの信号状態に設定することにより、複数の出力回路24
A、24B、24C、……、24Hのうち当該出力回路24A、24B、
24C、……、24Hのみ、コマンドCDD0、CDD1、CDD2、…
…、CDD7に基づく出力データCQQ0、CQQ1、CQQ2、……、
CQQ7を対応する回路ブロツクに出力するようにした。
路21から供給される制御データCDDの各コマンドCDD0、C
DD1、CDD2、……、CDD7を、バスBUSの各ビツトに割り当
てられた出力回路24A、24B、24C、……、24Hに与えるこ
とにより、当該各出力回路24A、24B、24C、……、24Hに
接続された回路ブロツクをそれぞれコマンドCDD0、CD
D1、CDD2、……、CDD7に応じた所定状態に制御するデー
タ出力回路23において、制御データCDDの各コマンドCDD
0、CDD1、CDD2、……、CDD7のうち指定されたコマンドC
DD0、CDD1、CDD2、……、CDD7がバスBUSを介して対応す
る出力回路24A、24B、24C、……、24Hに与えられたと
き、当該出力回路24A、24B、24C、……24Hを制御回路21
から供給される第１又は第２の書き込み信号FR1WR、FR0
WRの信号状態に設定することにより、複数の出力回路24
A、24B、24C、……、24Hのうち当該出力回路24A、24B、
24C、……、24Hのみ、コマンドCDD0、CDD1、CDD2、…
…、CDD7に基づく出力データCQQ0、CQQ1、CQQ2、……、
CQQ7を対応する回路ブロツクに出力するようにした。
また本発明においては、各出力回路24A、24B、24C、
……、24Hは、制御データCDDの各コマンドCDD0、CDD1、
CDD2、……、CDD7のうち指定されたコマンドCDD0、CD
D1、CDD2、……、CDD7に基づく出力データCQQ0、CQQ1、
CQQ2、……、CQQ7を出力するラツチ回路29A、29B、……
と、当該ラツチ回路29A、29B、……を制御するラツチ制
御回路（28A、30A、32A、34A、36A、38A）、（28B、30
B、32B、34B、36B、38B）、……とを有し、ラツチ制御
回路（28A、30A、32A、34A、36A、38A）、（28B、30B、
32B、34B、36B、38B）、……は、指定されたコマンドCD
D0、CDD1、CDD2、……、CDD7と共に第１の書き込み信号
FR1WRが入力されると、ラツチ回路29A、29B、……をセ
ツトし、指定されたコマンドCDD0、CDD1、CDD2、……、
CDD7と共に第２の書き込み信号FR0WR又は回路ブロツク
の制御状態に応じたクロツク信号SIG1、SIG2、SIG3、…
…、SIG7が入力されると、ラツチ回路29A、29B、……を
リセツトするようにした。
……、24Hは、制御データCDDの各コマンドCDD0、CDD1、
CDD2、……、CDD7のうち指定されたコマンドCDD0、CD
D1、CDD2、……、CDD7に基づく出力データCQQ0、CQQ1、
CQQ2、……、CQQ7を出力するラツチ回路29A、29B、……
と、当該ラツチ回路29A、29B、……を制御するラツチ制
御回路（28A、30A、32A、34A、36A、38A）、（28B、30
B、32B、34B、36B、38B）、……とを有し、ラツチ制御
回路（28A、30A、32A、34A、36A、38A）、（28B、30B、
32B、34B、36B、38B）、……は、指定されたコマンドCD
D0、CDD1、CDD2、……、CDD7と共に第１の書き込み信号
FR1WRが入力されると、ラツチ回路29A、29B、……をセ
ツトし、指定されたコマンドCDD0、CDD1、CDD2、……、
CDD7と共に第２の書き込み信号FR0WR又は回路ブロツク
の制御状態に応じたクロツク信号SIG1、SIG2、SIG3、…
…、SIG7が入力されると、ラツチ回路29A、29B、……を
リセツトするようにした。
Ｆ作用 制御回路21で指定された出力回路24A、24B、24C、…
…24Hのみ、第１又は第２の制御指令信号FR1WR、FR0WR
の信号状態に設定することにより、当該出力回路24A、2
4B、24C、……24Hに接続された回路ブロツクの制御状態
に応じて動作状態が変更された場合でも、当該指定され
た出力回路24A、24B、24C、……24Hからのみ確実に出力
データCQQ0、CQQ1、CQQ2、……、CQQ7を出力することが
できる。
…24Hのみ、第１又は第２の制御指令信号FR1WR、FR0WR
の信号状態に設定することにより、当該出力回路24A、2
4B、24C、……24Hに接続された回路ブロツクの制御状態
に応じて動作状態が変更された場合でも、当該指定され
た出力回路24A、24B、24C、……24Hからのみ確実に出力
データCQQ0、CQQ1、CQQ2、……、CQQ7を出力することが
できる。
Ｇ実施例 以下図面について、本発明の一実施例を詳述する。
（G1）第１の実施例 第３図との対応部分に同一符号を付して示す第１図に
おいて、20は全体としてビデオテープレコーダの制御回
路を示し、システム制御回路21でトリガ信号SIG0、SIG1
のタイミングを検出する。
おいて、20は全体としてビデオテープレコーダの制御回
路を示し、システム制御回路21でトリガ信号SIG0、SIG1
のタイミングを検出する。
すなわちシステム制御回路21は、データ出力回路23の
出力データCQQ0、CQQ1、CQQ2、……、CQQ7（DB0、DB1、
DB2、……、DB7）を検出する場合、システム制御回路５
（第３図）と同様に、アドレスデータADをアドレスデコ
ーダ22に出力してデータ出力回路６を指定した後、読み
出し信号RDを出力する。
出力データCQQ0、CQQ1、CQQ2、……、CQQ7（DB0、DB1、
DB2、……、DB7）を検出する場合、システム制御回路５
（第３図）と同様に、アドレスデータADをアドレスデコ
ーダ22に出力してデータ出力回路６を指定した後、読み
出し信号RDを出力する。
これに対して出力データCQQ0、CQQ1、CQQ2、……、CQ
Q7を切り換える場合、システム制御回路21は、切り換え
る出力データCQQ0、CQQ1、CQQ2、……、CQQ7に対応する
ビツトだけ値「１」に設定して制御データCDDを出力す
る。
Q7を切り換える場合、システム制御回路21は、切り換え
る出力データCQQ0、CQQ1、CQQ2、……、CQQ7に対応する
ビツトだけ値「１」に設定して制御データCDDを出力す
る。
さらにシステム制御回路21は、出力データCQQ0、CQ
Q1、CQQ2、……、CQQ7を値「１」に切り換える場合、書
き込み信号WRを値「１」に設定するのに対し、値「０」
に切り換える場合、書き込み信号WRを値「０」に設定す
る。
Q1、CQQ2、……、CQQ7を値「１」に切り換える場合、書
き込み信号WRを値「１」に設定するのに対し、値「０」
に切り換える場合、書き込み信号WRを値「０」に設定す
る。
アドレスデコーダ22は、データ出力回路23に割り当て
られたアドレスデータADを検出し、読み出し信号RDに応
動して読み出し信号FRRDを出力する。
られたアドレスデータADを検出し、読み出し信号RDに応
動して読み出し信号FRRDを出力する。
これに対して書き込み信号WRが値「１」に設定される
と、アドレスデコーダ22は、第１の書き込み信号FR1WR
を値「１」に設定するのに対し、値「０」の書き込み信
号WRが入力されると、第２の書き込み信号FR0WRを値
「１」に設定する。
と、アドレスデコーダ22は、第１の書き込み信号FR1WR
を値「１」に設定するのに対し、値「０」の書き込み信
号WRが入力されると、第２の書き込み信号FR0WRを値
「１」に設定する。
データ出力回路23において、出力回路24A、24B、24
C、……、24Hは、同一回路構成で、それぞれそれぞれデ
ータバスBUSの各ビツトに接続される。
C、……、24Hは、同一回路構成で、それぞれそれぞれデ
ータバスBUSの各ビツトに接続される。
さらに出力回路24A、24B、24C、……、24Hにおいて、
３ステートのバツフア回路26A、26B、……は、読み出し
信号FRRDに応動して動作を切り換え、これにより当該出
力回路24A、24B、24C、……、24Hの出力データCQQ0、CQ
Q1、CQQ2、……、CQQ7をシステム制御回路21に出力す
る。
３ステートのバツフア回路26A、26B、……は、読み出し
信号FRRDに応動して動作を切り換え、これにより当該出
力回路24A、24B、24C、……、24Hの出力データCQQ0、CQ
Q1、CQQ2、……、CQQ7をシステム制御回路21に出力す
る。
これによりシステム制御回路21においては、従来と同
様に、アドレスデータADを出力して当該データ出力回路
23を選択した後、読み出し信号RDを出力することによ
り、出力回路24A、24B、24C、……、24Hの出力データCQ
Q0、CQQ1、CQQ2、……、CQQ7を取り込むことができる。
様に、アドレスデータADを出力して当該データ出力回路
23を選択した後、読み出し信号RDを出力することによ
り、出力回路24A、24B、24C、……、24Hの出力データCQ
Q0、CQQ1、CQQ2、……、CQQ7を取り込むことができる。
出力回路24A、24B、24C、……、24Hは、制御データCD
D0、CDD1、CDD2、……、CDD7をナンド回路28A、28B、…
…に出力し、ここで第１の書き込み信号FR1WRとの間で
論理和の反転データを作成した後、SRラツチ回路29A、2
8B、……のセツト端子XSに出力する。
D0、CDD1、CDD2、……、CDD7をナンド回路28A、28B、…
…に出力し、ここで第１の書き込み信号FR1WRとの間で
論理和の反転データを作成した後、SRラツチ回路29A、2
8B、……のセツト端子XSに出力する。
さらに出力回路24A、24B、24C、……、24Hは、アンド
回路30A、30B、……を介して、それぞれ制御データCD
D0、CDD1、CDD2、……、CDD7と第２の書き込み信号FR0W
Rとの論理和データを得、当該論理和データを、インバ
ータ回路32A、32B、……を介して入力されるトリガ信号
SIG0、SIG1の反転信号と共にオア回路34A、34B、……に
出力する。
回路30A、30B、……を介して、それぞれ制御データCD
D0、CDD1、CDD2、……、CDD7と第２の書き込み信号FR0W
Rとの論理和データを得、当該論理和データを、インバ
ータ回路32A、32B、……を介して入力されるトリガ信号
SIG0、SIG1の反転信号と共にオア回路34A、34B、……に
出力する。
さらに出力回路24A、24B、24C、……、24Hは、それぞ
れナンド回路28A、28B、……及びオア回路34A、34B、…
…の出力データをナンド回路36A、36B、……に与え、当
該ナンド回路36A、36B、……の出力データをオア回路38
A、38B、……を介してSRラツチ回路29A、29B、……のリ
セツト端子XRに与える。
れナンド回路28A、28B、……及びオア回路34A、34B、…
…の出力データをナンド回路36A、36B、……に与え、当
該ナンド回路36A、36B、……の出力データをオア回路38
A、38B、……を介してSRラツチ回路29A、29B、……のリ
セツト端子XRに与える。
これにより第２図に示すように、SRラツチ回路29A、2
9B、……の出力データCQQ0、CQQ1、CQQ2、……、CQQ
7（第２図（Ｂ）及び（Ｅ））においては、時点t10、t
11及びt17において、制御データCDD0、CDD1、CDD2、…
…、CDD7（第２図（Ａ）及び（Ｄ））が値「１」に設定
された状態で、第１の書き込み信号FR1WR（第２図
（Ｇ））が値「１」に立ち上がると、値「１」に設定さ
れる。
9B、……の出力データCQQ0、CQQ1、CQQ2、……、CQQ
7（第２図（Ｂ）及び（Ｅ））においては、時点t10、t
11及びt17において、制御データCDD0、CDD1、CDD2、…
…、CDD7（第２図（Ａ）及び（Ｄ））が値「１」に設定
された状態で、第１の書き込み信号FR1WR（第２図
（Ｇ））が値「１」に立ち上がると、値「１」に設定さ
れる。
これに対して時点t13、t15及びt18において、制御デ
ータCDD0、CDD1、CDD2、……、CDD7が値「１」に設定さ
れた状態で、第２の書き込み信号FR0WR（第２図
（Ｈ））が値「１」に設定されと、出力データCQQ0、CQ
Q1、CQQ2、……、CQQ7は、値「０」に設定される。
ータCDD0、CDD1、CDD2、……、CDD7が値「１」に設定さ
れた状態で、第２の書き込み信号FR0WR（第２図
（Ｈ））が値「１」に設定されと、出力データCQQ0、CQ
Q1、CQQ2、……、CQQ7は、値「０」に設定される。
さらに制御データCDD0、CDD1、CDD2、……、CDD7が値
「０」に設定されている場合は、第１の書き込み信号FR
1WR又は第２の書き込み信号FR0WRの何れが立ち上がつて
も、出力データCQQ0、CQQ1、CQQ2、……、CQQ7は直前の
値に保持される。
「０」に設定されている場合は、第１の書き込み信号FR
1WR又は第２の書き込み信号FR0WRの何れが立ち上がつて
も、出力データCQQ0、CQQ1、CQQ2、……、CQQ7は直前の
値に保持される。
従つて、システム制御回路21においては、切り換える
ビツトだけ値「１」に設定すると共に、切り換える論理
レベルに応じて書き込み信号WRの論理レベルを設定する
だけで、簡易にビツト単位で出力データCQQ0、CQQ1、CQ
Q2、……、CQQ7を切り換えることができる。
ビツトだけ値「１」に設定すると共に、切り換える論理
レベルに応じて書き込み信号WRの論理レベルを設定する
だけで、簡易にビツト単位で出力データCQQ0、CQQ1、CQ
Q2、……、CQQ7を切り換えることができる。
従つて、従来のように当該出力データCQQ0、CQQ1、CQ
Q2、……、CQQ7を読み込まなくても、所望の出力データ
CQQ0、CQQ1、CQQ2、……、CQQ7だけを切り換えることが
できる。
Q2、……、CQQ7を読み込まなくても、所望の出力データ
CQQ0、CQQ1、CQQ2、……、CQQ7だけを切り換えることが
できる。
従つて、時点t14、及びt16で非同期のトリガ信号SI
G0、SIG1（第２図（Ｃ）及び（Ｆ））が立ち下がること
により、出力データCQQ0、CQQ1が立ち下がつた場合で
も、当該出力データCQQ0、CQQ1の値を保持して、所望の
出力データCQQ0、CQQ1、CQQ2、……、CQQ7だけを切り換
えることができる。
G0、SIG1（第２図（Ｃ）及び（Ｆ））が立ち下がること
により、出力データCQQ0、CQQ1が立ち下がつた場合で
も、当該出力データCQQ0、CQQ1の値を保持して、所望の
出力データCQQ0、CQQ1、CQQ2、……、CQQ7だけを切り換
えることができる。
従つてシステム制御回路21においては、所望の制御対
象だけ確実に動作を切り換え得、これにより正しくトリ
ガ信号SIG0、SIG1のタイミングを検出することができ
る。
象だけ確実に動作を切り換え得、これにより正しくトリ
ガ信号SIG0、SIG1のタイミングを検出することができ
る。
かくしてこの実施例において、ナンド回路28A、28B、
……及び36A、36B、……、アンド回路30A、30B、……、
インバータ回路32A、32B、……、オア回路34A、34B、…
…及び38A、38B、……は、制御データCDD0、CDD1、CD
D2、……、CDD7に応じて、第１又は第２の書き込み信号
FR1WR又はFR0WRに応じた論理レベルにラツチ回路29A、2
9B、……をセツトすると共に、所定のトリガ信号SIG0、
SIG1、……に応じて、ラツチ回路29A、29B、……をリセ
ツトするラツチ制御回路を構成する。
……及び36A、36B、……、アンド回路30A、30B、……、
インバータ回路32A、32B、……、オア回路34A、34B、…
…及び38A、38B、……は、制御データCDD0、CDD1、CD
D2、……、CDD7に応じて、第１又は第２の書き込み信号
FR1WR又はFR0WRに応じた論理レベルにラツチ回路29A、2
9B、……をセツトすると共に、所定のトリガ信号SIG0、
SIG1、……に応じて、ラツチ回路29A、29B、……をリセ
ツトするラツチ制御回路を構成する。
以上の構成において、各出力回路24A、24B、24C、…
…、24Hは、システム制御回路21から出力される制御デ
ータCDD0、CDD1、CDD2、……、CDD7が値「１」に設定さ
れた状態で第１の書き込み信号FR1WRが値１」に立ち上
がると、値「１」の出力データCQQ0、CQQ1、CQQ2、…
…、CQQ7を出力するのに対し、第２の書き込み信号FR0W
Rが値「１」に立ち上がると、値「０」の出力データCQQ
0、CQQ1、CQQ2、……、CQQ7を出力する。
…、24Hは、システム制御回路21から出力される制御デ
ータCDD0、CDD1、CDD2、……、CDD7が値「１」に設定さ
れた状態で第１の書き込み信号FR1WRが値１」に立ち上
がると、値「１」の出力データCQQ0、CQQ1、CQQ2、…
…、CQQ7を出力するのに対し、第２の書き込み信号FR0W
Rが値「１」に立ち上がると、値「０」の出力データCQQ
0、CQQ1、CQQ2、……、CQQ7を出力する。
これに対し、制御データCDD0、CDD1、CDD2、……、CD
D7が値「０」に設定されると、各出力回路24A、24B、24
C、……、24Hは、出力データCQQ0、CQQ1、CQQ2、……、
CQQ7をそれまでの値に保持する。
D7が値「０」に設定されると、各出力回路24A、24B、24
C、……、24Hは、出力データCQQ0、CQQ1、CQQ2、……、
CQQ7をそれまでの値に保持する。
これにより制御データCDD0、CDD1、CDD2、……、CDD7
を値「１」に立ち上げて所望の出力回路24A、24B、24
C、……、24Hを選択した後、第１又は第２の書き込み信
号FR1WR又はFR0WRを選択的に立ち上げることにより、出
力データCQQ0、CQQ1、CQQ2、……、CQQ7を所望の論理レ
ベルに設定することができる。
を値「１」に立ち上げて所望の出力回路24A、24B、24
C、……、24Hを選択した後、第１又は第２の書き込み信
号FR1WR又はFR0WRを選択的に立ち上げることにより、出
力データCQQ0、CQQ1、CQQ2、……、CQQ7を所望の論理レ
ベルに設定することができる。
これに対して、トリガ信号SIG0、SIG1、……が立ち下
がると、ラツチ回路29A、29B、……がリセツトされるこ
とにより、出力データCQQ0、CQQ1、CQQ2、……、CQQ7が
立ち下がる。
がると、ラツチ回路29A、29B、……がリセツトされるこ
とにより、出力データCQQ0、CQQ1、CQQ2、……、CQQ7が
立ち下がる。
このときシステム制御回路21においては、従来のよう
に当該出力データCQQ0、CQQ1、CQQ2、……、CQQ7を読み
込まなくても、所望の出力データCQQ0、CQQ1、CQQ2、…
…、CQQ7を切り換えることができることにより、リセツ
トされた出力回路24A、24B、24C、……、24Hにおいて
は、リセツトされた状態に保持され、かくして必要な出
力データCQQ0、CQQ1、CQQ2、……、CQQ7だけ確実に切り
換えることができる。
に当該出力データCQQ0、CQQ1、CQQ2、……、CQQ7を読み
込まなくても、所望の出力データCQQ0、CQQ1、CQQ2、…
…、CQQ7を切り換えることができることにより、リセツ
トされた出力回路24A、24B、24C、……、24Hにおいて
は、リセツトされた状態に保持され、かくして必要な出
力データCQQ0、CQQ1、CQQ2、……、CQQ7だけ確実に切り
換えることができる。
以上の構成によれば、システム制御回路21から出力さ
れる制御データCDD0、CDD1、CDD2、……、CDD7に応じ
て、出力データCQQ0、CQQ1、CQQ2、……、CQQ7を第１又
は第２の書き込み信号FR1WR又はFR0WRで決まる論理レベ
ルに設定すると共に、トリガ信号SIG0、SIG1に応じてリ
セツトすることにより、トリガ信号SIG0、SIG1、……が
第１及び第２の書き込み信号FR1WR及びFR0WRに対して非
同期で入力される場合でも、確実に所望の出力データCQ
Q0、CQQ1、CQQ2、……、CQQ7だけを切り換えることがで
きる。
れる制御データCDD0、CDD1、CDD2、……、CDD7に応じ
て、出力データCQQ0、CQQ1、CQQ2、……、CQQ7を第１又
は第２の書き込み信号FR1WR又はFR0WRで決まる論理レベ
ルに設定すると共に、トリガ信号SIG0、SIG1に応じてリ
セツトすることにより、トリガ信号SIG0、SIG1、……が
第１及び第２の書き込み信号FR1WR及びFR0WRに対して非
同期で入力される場合でも、確実に所望の出力データCQ
Q0、CQQ1、CQQ2、……、CQQ7だけを切り換えることがで
きる。
（G2）他の実施例 なお上述の実施例においては、ナンド回路30A等でラ
ツチ回路29Aを制御するラツチ制御回路を構成する場合
について述べたが、本発明はこれに代え、所定のクロツ
クを基準にして動作するパルス発生回路を用いるように
してもよい。
ツチ回路29Aを制御するラツチ制御回路を構成する場合
について述べたが、本発明はこれに代え、所定のクロツ
クを基準にして動作するパルス発生回路を用いるように
してもよい。
さらに上述の実施例においては、本発明をビデオテー
プレコーダの制御回路に適用した場合について述べた
が、本発明はこれに限らず、電子機器において種々の回
路ブロツクを制御する場合に広く適用することができ
る。
プレコーダの制御回路に適用した場合について述べた
が、本発明はこれに限らず、電子機器において種々の回
路ブロツクを制御する場合に広く適用することができ
る。
Ｈ発明の効果 上述のように本発明によれば、制御回路で指定された
コマンドが供給された出力回路のみ、第１又は第２の書
き込み信号の信号状態に設定するようにしたことによ
り、当該指定された出力回路からのみ確実に出力データ
を出力することができ、かくして複数の回路ブロツクの
うち指定された回路ブロツクのみを確実に制御し得るデ
ータ出力回路を実現できる。
コマンドが供給された出力回路のみ、第１又は第２の書
き込み信号の信号状態に設定するようにしたことによ
り、当該指定された出力回路からのみ確実に出力データ
を出力することができ、かくして複数の回路ブロツクの
うち指定された回路ブロツクのみを確実に制御し得るデ
ータ出力回路を実現できる。
第１図は本発明の一実施例による制御回路を示すブロツ
ク図、第２図はその動作の説明に供する信号波形図、第
３図は従来の制御回路を示すブロツク図、第４図及び第
５図はその動作の説明に供する信号波形図である。 １、20……制御回路、４、22……アドレスデコーダ、
５、21……システム制御回路、６、23……データ出力回
路、6A、6B、6C、24A、24B、24C、……出力回路、8A、8
B、29A、29B……ラツチ回路。
ク図、第２図はその動作の説明に供する信号波形図、第
３図は従来の制御回路を示すブロツク図、第４図及び第
５図はその動作の説明に供する信号波形図である。 １、20……制御回路、４、22……アドレスデコーダ、
５、21……システム制御回路、６、23……データ出力回
路、6A、6B、6C、24A、24B、24C、……出力回路、8A、8
B、29A、29B……ラツチ回路。
Claims (2)
- 【請求項１】制御回路から供給される制御データの各コ
マンドを、バスの各ビツトに割り当てられた出力回路に
与えることにより、当該各出力回路に接続された回路ブ
ロツクをそれぞれ上記コマンドに応じた所定状態に制御
するデータ出力回路において、 上記制御データの各上記コマンドのうち指定された上記
コマンドが上記バスを介して対応する上記出力回路に与
えられたとき、当該出力回路を上記制御回路から供給さ
れる第１又は第２の書き込み信号の信号状態に設定する
ことにより、複数の上記出力回路のうち当該出力回路の
み、上記コマンドに基づく出力データを対応する上記回
路ブロツクに出力する ことを特徴とするデータ出力回路。 - 【請求項２】各上記出力回路は、 上記制御データの各上記コマンドのうち指定された上記
コマンドに基づく出力データを出力するラツチ回路と、
当該ラツチ回路を制御するラツチ制御回路とを有し、 上記ラツチ制御回路は、 上記指定された上記コマンドと共に上記第１の書き込み
信号が入力されると、上記ラツチ回路をセツトし、 上記指定された上記コマンドと共に上記第２の書き込み
信号又は上記回路ブロツクの制御状態に応じたクロツク
信号が入力されると、上記ラツチ回路をリセツトする ことを特徴とする請求項１に記載のデータ出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16907990A JP2969821B2 (ja) | 1990-06-26 | 1990-06-26 | データ出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16907990A JP2969821B2 (ja) | 1990-06-26 | 1990-06-26 | データ出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0457137A JPH0457137A (ja) | 1992-02-24 |
| JP2969821B2 true JP2969821B2 (ja) | 1999-11-02 |
Family
ID=15879938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16907990A Expired - Fee Related JP2969821B2 (ja) | 1990-06-26 | 1990-06-26 | データ出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2969821B2 (ja) |
-
1990
- 1990-06-26 JP JP16907990A patent/JP2969821B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0457137A (ja) | 1992-02-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |