JPH01199395A - 書込み・消去時間制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は書込み・消去時間制御回路に関し、特にマイク
ロコンピュータと電気的に書換え可能な記憶装置（以下
ＥＥＦＲＯＭという）とを同一半導体集積回路内に形成
するＥＥＰＲＯＭの書込み・消去時間制御回路に関°す
る。

〔従来の技術〕

従来、この種のＥＥＰＲＯＭを内蔵したマイクロコンピ
ュータにおいては、ＥＥＰＲＯＭの書込み・消去時間と
して数ｍｓが必要であるため、そのタイミング信号を作
るのに専用の書込み・消去時間制御回路を有している０
例えば、書込み・消去時間が５ｍｓ、マイクロコンピュ
ータの基本動作クロックの周期１６７ｎｓの場合に、５
ｍｓのパルス幅を作成するには、５ｍｓ÷１６７ｎｓ均
２９９４０クロック分のパルスの計数を要し、これをマ
イクロコンピュータのプログラム処理（こより行なうと
マイクロコンピュータの負担が大きくなり、また制御が
複雑となるので、従来は専用の書込み・消去時間制御回
路を有している。

第２図はこの従来の書込み・消去時間制御回路の代表例
の回路図で、バイナリカウンタ回路１はクロック信号２
とインバータ３より作成される逆相のクロック信号とに
よりクロック信号２をカウントする。ＮＯＲゲート４．
５により構成されるフリップフロップに書込み要求信号
６が入力された場合について、第３図に示すタイミング
図を参照して、第２図の動作を説明する。書込み要求信
号６が１クロツクサイクル間“Ｈ”レベルになるとＮＯ
Ｒゲート４，５により構成されるフリップフロップが反
転し、ＮＯＲゲート５の出力がＨ”レベルとなり、ＮＯ
Ｒゲート７の出力は“Ｌ”レベルとなってバイナリカウ
ンタ回路１のリセット信号が解除されてカウント動作を
開始する（第３図の（ｂ）、（Ｃ）、（ｄ）、（ｅ））
。

このカウンタ回路１の最終段のバイナリカウンタ１１の
Ｑ出力が“Ｈ″レベルなるまでの期間は、書込み信号１
２は“Ｈ”レベルとなり、バイナリカウンタ１１の出力
が“Ｈ”レベルとなった時点で書込み信号１２は“Ｌ”
レベルとなる（第３図の（ｆ）、（ｇ））、従って、こ
の従来例の場合、１クロツクサイクルのパルス幅の書込
み要求信号が入力されると１６７　ｎ５ｘ２１５勢５．
４ｍｓのパルス幅を持つ書込み信号を自動的に作成する
ことができる。消去の場合も消去要求信号によりＮＯＲ
ゲート１３．１４により作られるフリップフロップが反
転し、以下、書込み時と同様な動作を行う。

〔発明が解決しようとする問題点〕

しかしながら、上述した従来の書込み・消去時間制御回
路は、ＢＥＰＲＯＭの書込み・消去時間が固定されてい
るため、例えば書き込み・消去時間が５ｍｓでＥＥＦＲ
ＯＭのメモリ容量が２５６バイトの場合に、全アドレス
に対し書込みおよび消去を行うためには、５　ｍ５Ｘ２
５６　Ｘ２　＝　２．５６ｓｅｃの時間が必要となる。

ところが、この固定された書込み、消去時間は温度によ
る特性変動、その他の製造マージン等を含んでいて、Ｅ
ＥＰＲＯＭの標準状態に対し大幅に余裕をとって（場合
によっては１０倍以上）設定されている。従って、前述
の従来の書込み・消去時間制御回路では、試験時にＥＥ
ＦＲＯＭに対し高速に書込みまたは消去ができるにもか
かわらず、通常動作時と同じ低速でしか書込み・消去が
行なえないため、試験時間を短縮できないという欠点が
ある。

〔問題点を解決するための手段〕

本発明の書込み・消去時間制御回路は、電気的に書換え
可能な記憶装置の書込み・消去時間制御回路において、
書込みまたは消去要求信号によってセットされ制御時間
出力を出力するフリップフロップと、前記フリップフロ
ップがセットされたときにクロック信号のカウントを開
始するカウンタ回路と、テスト信号の入力により前記カ
ウンタの各ビットの出力のうち予め設定された複数のビ
ットの出力の中の一つを選択する選択回路と、この選択
回路の出力により前記フリップフロップをリセットして
制御時間出力を停止するリセット回路とを有することに
より構成される。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例を示す図で、第２図の従来の
書込み・消去時間制御回路に対して、バイナリカウンタ
回路１の出力の最上位ビットからの出力とその下位ビッ
トからの出力とをテスト信号１６の有無によって切換え
る切換え回路１５が付加されている。

次に第１図の動作について説明する０通常動作時におい
ては、テスト信号１６は“Ｌ″レベルなっているため、
書込みまたは消去時間はバイナリカウンタ回路１の１５
ビット分のカウント時間で決定され、例えばクロック周
期が１６７ｎｓの場合はパルス幅ｔｐ＝１６７　ｎ５Ｘ
２　”　絢５．４　ｍＳと通常の書込み・消去時間を確
保できる。試験時にはテスト信号１６を“Ｈ”レベルと
するためバイナリカウンタ回路１の１４ビツト目の出力
が“Ｈ”レベルとなった時点で、カウンタ制御用のＮＯ
Ｒゲート４，５によるフリップフロップが反転し、書込
み信号１２が“Ｌ　ＩＩレベルとなる。従って、その時
の書込みまたは消去のパルス幅ｔｐはｔｐ＝１６７　ｎ
５Ｘ２　”　＃２．７　ｍｓとなり、通常動作時の半分
となるので、テストモード時のＥＥＰＲＯＭの書込みま
たは消去時間を半分にすることができる。この場合は前
述したように、室温状態においては、ＥＥＰＲＯＭの書
込み・消去時間は規格に対し２倍以上のマージンを持っ
ているため、書込み、消去時間を半分にしても誤動作は
しない。

なお、上述の実施例においてはテスト信号１６の有無に
より、２種類の書込み・消去時間を得るようにしている
が、複数のテスト信号を用いることにより、３種類以上
の書込み・消去時間を設定することも同様に構成するこ
とができる。

〔発明の効果〕

以上説明したように本発明は、ＥＥＰＲＯＭの書込み・
消去時間を通常動作時と試験時とで変化させることがで
きるなめ、試験時のみ書込み・消去時間を短くすること
により、ＥＥＰＲＯＭの全アドレスに対する書込み・消
去の試験時間を短縮できるという効果が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例の回路図、第２図は従来の書
込み・消去時間制御回路の代表例の回路図、第３図は第
２図の主要点におけるタイミング図である。 １・・・バイナリカウンタ回路、２・・・クロック信号
、３．１７．．１８・・・インバータ、４，５．７，１
３゜１４・・・ＮＯＲゲート、６・・・書込み要求信号
、８゜９．１１・・・バイナリカウンタ、１２・・・書
込み信号、１６・・・テスト信号、１５・・・切換え回
路。

Claims (1)

【特許請求の範囲】
1. 　電気的に書換え可能な記憶装置の書込み・消去時間制
   御回路において、書込みまたは消去要求信号によってセ
   ットされ制御時間出力を出力するフリップフロップと、
   前記フリップフロップがセットされたときにクロック信
   号のカウントを開始するカウンタ回路と、テスト信号の
   入力により前記カウンタの各ビットの出力のうち予め設
   定された複数のビットの出力の中の一つを選択する選択
   回路と、この選択回路の出力により前記フリップフロッ
   プをリセットして制御時間出力を停止するリセット回路
   とを有することを特徴とする書込み・消去時間制御回路
   。