JP2571457B2

JP2571457B2 - ビデオ機器の制御信号デコード回路

Info

Publication number: JP2571457B2
Application number: JP2172372A
Authority: JP
Inventors: 誠治古森
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1990-06-29
Filing date: 1990-06-29
Publication date: 1997-01-16
Anticipated expiration: 2012-01-16
Also published as: JPH0461054A

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、ビデオ機器の制御信号デコード回路に関
し、詳しくは、ビデオテープレコーダ（VTR）、ビデオ
ムービー等のコントローラ（CPU）からシリアルに送出
された制御データをデコードしてパラレルな制御信号を
発生する制御信号デコード回路において、より少ないビ
ット数で多種類のパラレルな制御信号を正確に発生する
ことができるようなビデオ機器の制御信号デコード回路
に関する。

［従来の技術］ VTRやビデオムービー等のビデオ機器では、再生や停
止、早送り、巻戻し、ステイル（静止）等についてのメ
カニズムの制御、あるいは録画や再生の速度を２倍,3倍
モードに設定するようなテープやドラム等のサーボ系の
制御が単にボタンの選択だけでできるようになってい
る。

通常、この種の制御は、内蔵されたCPUからシリアル
な制御データが制御信号デコード回路に送出されて、こ
こでパラレルな制御データに変換されて各制御回路に送
出される。

［解決しようとする課題］ところで、最近のビデオ機器では、その使い易さや多
機能化の関係からメカニズム系やサーボ系の制御の種類
が増加する傾向にある。これに応じて多種の制御信号の
発生がよぎなくされ、制御データのビット数は増加する
傾向にある。

制御データのビット数が増加すれば、それだけデータ
転送時間もかかり、制御データを記憶する制御信号デコ
ード回路内でのレジスタ等も大きくなって、誤動作もそ
れだけ発生し易い。また、ビデオ機器の応答動作もそれ
だけ遅くなる。

第３図は、CPU1のシリアルポート1aから制御信号デコ
ード回路に送出される制御データ（シリアルコード）２
とそのクロック端子1bから送出されるクロック３とを示
している。

シリアルコード２が、ここでは、16ビットのデータD₀
〜D₁₅とし、その最後にラッチビット４が付加されてい
る形式を採る。このようにラッチビット４をシリアルな
制御データ２に付加する理由は、CPU1から各種回路に送
出するデータが各端子ピンを介して行われる関係で、そ
のピン数に制限があるため、高機能化に伴い不足しがち
な端子ピンの１つをラッチパルス用に使用しないで済ま
せるためである。

通常、シリアルコード２は、制御信号デコード回路の
シフトレシスタにシリアルに入力されてパラレルに変換
される。このとき、制御データの各ビットは、クロック
３の立上がりエッジで検出されてシフトレジスタの各桁
レジスタに記憶されていく。一方、ラッチビットは、第
３図に示すように、クロック３の立下がりで検出され、
レジスタに記憶される。しかし、レジスタに記憶された
ラッチビットがリセットされるのは、通常、次のクロッ
ク３の立上がりか、立下がりタイミングであり、この関
係でラッチ信号の発生期間が長くならざるを得ない。

そこで、このラッチ期間に、その次に送出されるシリ
アルコードの先頭ビット等が到来したり、ノイズなどの
影響でラッチ対象となるデータが変化すると、ラッチさ
れた制御信号を受ける制御回路が誤動作する問題があ
る。

この発明は、このような従来技術の問題点を解決する
ものであって、より少ない制御ビットデータでより多く
の種類の制御信号が得られ、かつ、それを確実にデコー
ドすることができる制御信号デコード回路を提供するこ
とを目的とする。

［課題を解決するための手段］このような目的を達成するためのこの発明の制御信号
デコード回路の特徴は、クロックの立上がり及び立下が
りのいずれか一方のエッジに応じて制御データを受ける
シフトレジスタと、クロックの立上がり及び立下がりの
いずれか他方のエッジに応じてラッチビットを受けてこ
れを記憶してラッチ信号を発生し、受けたラッチビット
の後縁に応じて、記憶されたラッチビットをリセットし
てラッチ信号を停止するラッチ信号発生回路と、シフト
レジスタのうち所定の桁位置のビットを受けるデコーダ
と、制御対象対応にそれぞれ設けられ、所定の桁位置を
除いたシフトレジスタの各桁の出力をパラレルに受けて
パラレルに制御信号を発生する複数の制御データラッチ
回路とを備えていて、デコーダがラッチ信号に応じて所
定の桁位置のビットを受けてこれをデコードして複数の
制御データラッチ回路のうちの１つを選択的に動作させ
るものである。

［作用］このように、制御データラッチ回路を制御対象対応に
設けて、制御データの所定の桁位置の信号をデコードす
ることにより制御データラッチ回路の１つを選択的に動
作させるようにしているので、制御信号デコード回路の
内部では制御データのビット数をデコードビット数分だ
け低減できる。また、ラッチビットをクロック信号の逆
のエッジでリセットするようにしてその間隔を狭くして
いるので、正確な制御データをシフトレジスタから目的
とする制御データラッチ回路に転送することができる。

その結果、制御信号デコード回路内部での制御データ
ラッチ回路のビット数をCPUから転送されるビット数分
だけ採らなくても済み、より多くの種類のシリアルコー
ドを確実に得ることができる。

［実施例］以下、この発明の一実施例について図面を参照して詳
細に説明する。

第１図は、この発明を適用したVTRの制御信号デコー
ド回路のブロック図であり、第２図（ａ）は、そのシフ
トレジスタの説明図、第２図（ｂ）は、そのラッチ信号
発生動作の説明図、第２図（ｃ）は、そのデコード対象
となる識別データと制御対象との関係の説明図である。

第１図において、10は、制御信号デコード回路であっ
て、そのシフトレジスタ11のデータ端子（Din）にCPU1
のシリアルポート1aから第３図に示すシリアルコード２
を受け、同時にそのクロック端子（CK）にクロック端子
1bからクロック３を受ける。

制御信号デコード回路10は、シフトレジスタ11のほか
に、識別信号をデコードするデコーダ12とでモータ制御
データラッチ回路13,トラッキング制御データラッチ回
路14,その他制御データラッチ回路15等の複数の制御デ
ータラッチ回路で構成されている。そして、シフトレジ
スタ11には、後述するように、ラッチビットを記憶して
ラッチ信号を発生するラッチ信号発生回路が内蔵されて
いて、シリアルな制御データとともに、ラッチビットも
記憶される。

デコーダ12は、シフトレジスタの上位の２桁であるD
₁₄,D₁₅の桁位置の信号（２ビット）を識別データとして
受けて、それをデコードして、前記の制御データラッチ
回路の１つを選択的にイネーブルする。各制御データラ
ッチ回路は、それぞれがシフトレジスタ111から上位２
桁を除いたD₀〜D₁₃の各桁の出力（14ビット）をパラレ
ルに受ける。なお、ここでは、D₀〜D₁₃が制御信号デコ
ード回路10で取り扱う実質的な制御データとなってい
て、シリアルコード２のビット数より２ビットだけ少な
い。

その結果、デコーダ12により選択された１つの制御デ
ータラッチ回路のみが有効になり、それがシフトレジス
タ11からD₀〜D₁₃の制御データを受ける。制御データを
受けてラッチする制御データラッチ回路は、これにより
対応する制御回路へパラレルに制御信号を送出する。具
体的には、モータ制御データラッチ回路13の各桁の出力
は、パラレルにモータ制御回路16に送出され、トラッキ
ング制御データラッチ回路14の各桁の出力は、トラッキ
ング制御回路17に送出され、その他の制御データラッチ
回路15の出力は、パラレルにその他の制御回路18に送出
される。

このようにCPU1からシリアルに伝送された制御データ
についてその上位２桁のビットを制御対象を選択する識
別コードとし、他の14ビットを実際の制御データに割当
てることにより、各制御データラッチ回路のビット数を
２ビット分低減できる利点がある。

しかし、このように最後の２桁を識別データに割当て
た場合には、従来のビットよりそのデータの重みが増加
する。そこで、ラッチビットによるデータラッチの際に
誤動作があると、これら識別データの内容が変化して全
く別の制御コードと解釈される危険性が高く、従来に増
して誤動作の危険性が高くなる。

このようなことを回避するために、ここでは、シフト
レジスタ11に内蔵されたラッチ信号発生回路を第２図
（ａ）に示すような構成としてラッチビットにより正確
にデータがラッチされるようにする。

第２図（ａ）において、シフトレジスタ11は、16段に
従属接続されたフリップフロップ（F/F）11a,・・・・1
1o,11pとラッチビットをラッチするフリップフロップ
（F/F）11qとで構成されていて、フリップフロップ11q
がラッチ信号発生回路となっている。

データ入力の端子Dinから入力されたシリアルコード
２は、最上位桁D₁₅のフリップフロップ11pのデータ入力
（Ｄ）から入力されてそれぞれの桁のフリップフロップ
に順次シフトされて記憶される。同時に、シリアルコー
ド２は、フリップフロップ11qのデータ入力（Ｄ）とそ
のリセット端子Ｒにインバータ11rを介して入力され
る。

各フリップフロップ11a,・・・・11o,11pは、クロッ
ク３の立上がりでトリガされる。一方、フリップフロッ
プ11qは、クロック３の立下がりでトリガされので、こ
のときは制御データ部分はLOWレベルとなっている。そ
こで、フリップフロップ11qは、データをラッチするこ
となく、ラッチビット４のみをラッチする。

このような構成を採り、上位のD₁₄,D₁₅を制御対象を
識別する識別データとして扱い、D₁₄,D₁₅のデータとフ
リップフロップ11qのＱ出力をラッチ信号としてデコー
ダ12に加えることにより、このラッチ信号の発生期間中
に制御データラッチ回路の１つが選択される。

このときのフリップフロップ11qのＱ出力（ラッチ信
号）は、第２図（ｂ）に示すように従来のラッチパルス
19に対してラッチビットの立下がりでリセットされるの
で、幅の狭いラッチパルス20として発生する。その結
果、次のシリアルコードの先頭ビットに影響されること
なく、D₁₄,D₁₅の信号が確実にデコードされて各制御デ
ータラッチ回路のうち選択された制御データラッチ回路
にD₀〜D₁₃の14ビットの正しい信号がラッチされる。

その結果、ラッチタイミングによる誤動作はほとんど
発生しない。また、D₁₄,D₁₅のデータも正確なものにな
る。しかも、識別データに対応する分だけ制御対象を増
加をさせることができ、かつ、制御深奥デコード回路10
内の制御データのビット数も識別データ分だけ少なくて
済む。

ところで、デコーダ12を図（ａ）のようなゲート12a,
12b,12cとして構成し、例えば、同図（ｃ）に示すよう
な識別コードとすれば、D₁₄,D₁₅が“0,0"のときにはゲ
ート12aが選択されてモータ制御データラッチ回路13に
ラッチパルス20のイネーブル信号が送出され、D₁₄,D₁₅
が“0,1"のときにはゲート12bが選択されてトラッキン
グ制御データラッチ回路14に同様なパルス幅でイネーブ
ル信号が送出される。また、その他の制御データラッチ
回路15をテスト系とすれば、D₁₄,D₁₅が“1,0"のときに
はゲート12cが選択されてその他の制御データラッチ回
路15にイネーブル信号が送出される。

以上説明してきたが、実施例では、D₁₄,D₁₅の２ビッ
トを使用した例を示しているが、この発明は、このよう
な２ビットに限定されるものではない。

実施例では、シリアルコードをそのままラッチしてパ
ラレルな制御信号として各制御回路に送出しているが、
ラッチしたパラレルな制御データをさらにデコードして
他の制御データに変換してから制御回路に送出するよう
にしてもよいことはもちろんである。

また、実施例では、シフトレジスタがクロックの立上
がりをデータ側に立下がりをラッチビット側に対応させ
てデータを検出しているが、これは、クロックの立上が
りと立下がりが逆に割当てられていてもよい。

［発明の効果］以上の説明から理解できるように、この発明にあって
は、制御データラッチ回路を制御対象対応に設けて、制
御データの所定の桁位置の信号をデコードすることによ
り制御データラッチ回路の１つを選択的に動作させるよ
うにしているので、制御信号デコード回路内部では制御
データのビット数をデコードビット数分だけ低減でき
る。また、ラッチビットをクロック信号の逆のエッジで
リセットするようにしてその間隔を狭くしているので、
正確な制御データをシフトレジスタから目的とする制御
データラッチ回路に転送することができる。

その結果、制御信号デコード回路内部での制御データ
ラッチ回路のビット数をCPUから転送されるビット数分
だけ採らなくても済み、より多くの種類のシリアルコー
ドを確実に得ることができ、信頼性の高い制御信号デコ
ード回路を実現することができる。

【図面の簡単な説明】

第１図は、この発明を適用したVTRの制御信号デコード
回路のブロック図、第２図（ａ）は、そのシフトレジス
タの説明図、第２図（ｂ）は、そのラッチ信号発生動作
の説明図、第２図（ｃ）は、そのデコード対象となる識
別データと制御対象との関係の説明図、第３図は、コン
トローラから発生するシリアルな制御データとクロック
との説明図である。１……コントローラ（CPU）、1a……シリアルポート、1
b……クロック端子、２……シリアルコード（制御指令
デーダ）、３……クロック、10……制御信号デコード回
路、11……シフトレジスタ、11a,11o,11p,11q……フリ
ップフロップ（F/F）、12……デコーダ、13……モータ
制御データデコード回路、14……トラッキング制御デー
タデコード回路、15……その他制御データデコード回
路。

Claims

(57)【特許請求の範囲】

【請求項１】コントローラから送出されたシリアルな制
御データとその最後に加えられたラッチビットとをクロ
ックに応じてシリアルに受けて前記制御データに対応す
るパラレルな制御信号を発生するビデオ機器の制御信号
デコード回路において、前記クロックの立上がり及び立
下がりのいずれか一方のエッジに応じて前記制御データ
を受けるシフトレジスタと、前記クロックの立上がり及
び立下がりのいずれか他方のエッジに応じて前記ラッチ
ビットを受けてこれを記憶してラッチ信号を発生し、前
記受けたラッチビットの後縁に応じて、記憶された前記
ラッチビットをリセットして前記ラッチ信号を停止する
ラッチ信号発生回路と、前記シフトレジスタのうち所定
の桁位置のビットを受けるデコーダと、制御対象対応に
それぞれ設けられ、前記所定の桁位置を除いた前記シフ
トレジスタの各桁の出力をパラレルに受けてパラレルに
前記制御信号を発生する複数の制御データラッチ回路と
を備え、前記デコーダは、前記ラッチ信号に応じて前記
所定の桁位置のビットを受けてこれをデコードして前記
複数の制御データラッチ回路のうちの１つを選択的に動
作させることを特徴とするビデオ機器の制御信号デコー
ド回路。