JPS6048076B2 - 装置間インタフェ−ス方式 - Google Patents

Description

【発明の詳細な説明】 この発明は、装置間インタフェース方式、例えばリフレ
ッシュを必要としリフレッシュ発生回路を内蔵した半導
体記憶装置と該半導体記憶装置に対し情報の読出し、書
込みを制御する演算制御装置間のインタフェース方式に
関するものである。

処理装置の主記憶装置として、リフレッシュを必要とし
リフレッシュ回路を内蔵した半導体記憶装置を使用した
データ処理システムにおいては、演算制御装置で発生し
前記半導体記憶装置に送信されて情報の読出し、書込み
動作を起動するアクセス起動信号と、半導体記憶装置内
のリフレッシュ回路で発生しリフレッシュ動作を起動す
るリフレッシュ起動信号が互いに非同期で発生し、読出
し動作とリフレッシュ動作の組合せにより半導体記憶装
置の動作状態は第１図に示すごとく３つの動作状態があ
る。第１図ａは、アクセス制御信号１のみが発生して、
この時半導体記憶装置はリフレッシュ動作を実行してお
らず、直ちにアクセス起動信号１を受付け読出し動作を
実行できる状態で、読出しデータ３はアクセス起動信号
１からＴａａ時間後のＴａＭ、Ｎに半導体記憶装置より
出力される。

このＴａａは半導体記憶装置がアクセス起動信号１を受
付けけてから読出しデータ３を出力する迄の最小時間で
、一般に半導体記憶装置のアクセスタイムと呼ばれ半導
体記憶装置固有の値となる。第１図をは、アクセス起動
信号１が発生し、半導体記憶装置に送信された時刻では
、半導体記憶装置がリフレッシュ動作を実行中の状態で
、このリフレッシュ動作の残存時間Ｔｗ後のリフレッシ
ュ動作が終了した時刻にアクセス起動信号１が半導体記
憶装置に受付けられ読出し動作を実行する。

この為、半導体記憶装置から読出される読出しデータ３
はアクセス起動信号１からＴｗ＋Ｔａａ時間経過した時
間Ｔａｎに出力される。

第１図ｃは、アクセス起動信号１とリフレッシュ起動信
号２が同時に発生した状態である。

この状態では、一般に半導体記憶装置は先にリフレツノ
シユ起動信号２を受付け、リフレッシュ動作を終了した
後にアクセス起動信号１を受付け読出し動作を実行する
。この時の半導体記憶装置から読出される読出しデータ
３は、リフレッシュ動作時間ＴＲ＋アクセスタイムＴａ
ａ時間経過した時間７ＴａＭＡＸとなる。以上示したご
とく上記データ処理システムでは、演算制御装置からの
アクセス起動信号１に対して読出しデータ３の出力時間
が一定とならぬ為、演算制御装置に読出しデータ３を取
込むインタフエース方式は従来下記の２つがあつた。

まず第１の方法は、第１図に示したごとく、灘算制御装
置で読出しデータ３を取込むストローブ信号４を１番遅
く読出されるｃの読出しデータのＴａＭＡＸ＋ＴＳ後に
発生させて、時間Ｔｄ後のＴＡＭＡＸに読出しデータ３
を取込みデータ５として取込む方法である。時間Ｔｓは
読出しデータ３を演算制御装置内の読出しデータ回路に
ストローブ信号４で取込む時に必要なデータセットアッ
プ時間で、読出しデータ回路固有の値である。この方法
では、読出しデータ３がＴａＭＯＮで出力されるａの状
態でもストローブ信号４はＴａＭＡＸ＋Ｔ，、すなわち
ＴＲ＋Ｔａａ＋Ｔｓとなつているので、リフレッシュ動
作を実行していないにもかかわらずリフレッシュ動作時
間ＴＲだけ余分に読出しデータ３の取込みが遅れる欠点
を持つ。上記データ処理システムでは状態ａの発生頻度
が一番多く、この欠点は大きい問題である。

この問題を解決する為に次の従来の第２の方法がある。
次に従来の第２の方法を第２図を用いて説明する。

半導体記憶装置が演算制御装置からのアクセス起動信号
１を受信しアクセス起動信号１を受付けて読出し動作を
開始した時に、読出し動作を開始し一定時間後に読出し
データ３を送信すること，を示すアクセプト信号６を半
導体記憶装置内で発生し演算制御装置に送信する。演算
制御装置ではこのアクセプト信号６を一定時間遅延させ
てストローブ信号４を発生し、これにより読出しデータ
３の取込みを行なうインタフェース方式である。３この
ようにすれば、演算制御装置は半導体記憶装置の各動作
状態に対応した時刻に読出しデータ３を取込むことがで
きる。

第２図において、Ｔｃは半導体記憶装置がアクセス起動
信号１を受取り読出し動作を開始てきる時刻からアクセ
プト信号６３を発生する迄に要する時刻迄の時間で、ア
クセス起動信号１とリフレッシュ起動信号２のどちらを
先に受付けるかの優先処理に要する時間で最小値は固有
の値となる。Ｔａはアクセプト信号６に対する読出しデ
ータ３の出力時間である。Ｔｃを４（Ｔａａに設定すれ
ばＴａは零となる。Ｔｅは演算制御装置がアクセプト信
号６を受取つてからストローブ信号４を発生する迄の時
間でＴａ＋Ｔｓとなる。このようにすれば、演算制御装
置はアクセプト信号６を受信することにより半導体記憶
装置の動作状態を判別できるので、各動作状態に対応し
て読出しデータ３の取込みを行なうことができる。各動
作状態に於けるアクセス起動信号１から取込み５データ
５迄の時間を以下に示す。これは演算制御装置のアクセ
スタイムとなる。動作状態ＡＴＡＭＩＮ＝Ｔｃ＋Ｔａ＋
Ｔ，＋Ｔｄ＝ シウＯ
ア〜従つてこの第２の方法によれば、従来の第１方法に
よる問題点はなくなる訳であるがこの第２の方法では、
装置間インタフェース信号にアクセプト信号６を追加し
なければならず、このアクセプト信号６を発生するアク
セプト発生回路を半導体記憶装置内に設ける必要が生ず
る。

この為アクセプト発生回路追加による信頼度の低下とい
う問題が発生する。またアクセプト信号６を設けること
により、アクセス起動信号１に対する演算制御装置のア
クセスタイムは第１式〜第３式の真中に示すようになり
、アクセプト信号６を使用しない場合の第１式〜第３式
の右に示す式より１項目増加することから、アクセプト
信号６を発生する迄の時間Ｔｃのバラツキが取込みデー
タ５の時間に影響を及ぼし、演算制御装置のアクセスタ
イムのバラツキを増加させる欠点を持つ。そこで、本発
明の目的とするところは、前記の如き従来の問題点を除
去するものであり、アクセプト信号という装置間インタ
ーフェース信号を追加することなく、データ送信装置か
ら送信されてくるデータのみを使用してデータを取込み
得る装置間インタフェース方式を提供することにある。

この発明では、データ送信装置からの送信データの論理
値をその確定時間帯と不確定時間帯で相ｊ（させておき
、この相異点をデータ受信装置で判ゾｌすることにより
送信データの取込みを行なうようにすることを特徴とし
ている。次に本発明の一実施例につき図面を用いて詳細
に説明する。

第３図は本発明の一実施例である装置間インタフェース
方式を使用したデータ処理システムのブロックダイアグ
ラムを示すものである。

第３図において、７は演算制御装置で、半導体記憶装置
８に対し情報の読出し、書込みを起動する。書込みデー
タ７１は演算制御装置７から半導体記憶装置８に記憶さ
せる情報である。チェックデータ発生回路７２は書込み
データ７１に対する書込みチェックデータ７２１を発生
する回路で、書込みデータ７１と書込みチェックデータ
７２１のうち少なくとも１つは“１゛となるように書込
みチェックデータ７２１を発生する。このチェックデー
タ発生回路７２は従来の演算制御装置で使用されている
奇数パリテイチェック信号発生回路もしくはハミングチ
エツク信号発生回路で代用してもよい。読出しデータ回
路７４は半導体記憶装置８からの読出しデータ８８と読
出しチェックデータ８９を演算制御装置７に取込む機能
を持つ。読出しデーータチエツク回路７４４は半導体記
憶装置８より読出され読出しデータ８８と読出しチェッ
クデータ８９に誤りがないかチェックする機能を持ち、
従来の演算制御装置て使用されているパリテイチェック
回路あるいはハミングチエツク回路と同じである。７４
１はオアゲート、７４２は遅延回路７４３はバツフアゲ
ートで、これの出力は読出しデータが到着したことを示
し、またＤタイプエッジトリガフリップフロップ（以下
ＦＦと略す。

）７４５，７４６のＴ入力端子に加えられる。ＦＦ７４
５，７４６はＴ入力端子に加わる信号の“０゛から“１
゛へ変る立上りエッジでそのＤ入力端子に加わる信号を
セットする機能を持つ。半導体記憶装置８は、リフレッ
シュ回路８１、受付制御回路８２、タイミング回路８３
、アドレス選択回路８牡書込みレジスタ８５、半導体記
憶素子８６、読出しレジスタ８７から構成されている。

リフレッシュ回路８１ではリフレッシュ起動信号２とリ
フレッシュアドレス８１１を発生する。受付制御回路８
２は演算制御装置７より送信されるアクセス起動信号１
とリフレッシュ回路８１からのリフレッシュ起動信号２
が同時に発生した場合、どちらの起動信号を受付けるか
を判断し、この受付け状態を示す受付制御信号８２１を
出力する。タイミング回路８３は半導体記憶素子８６を
動作させるのに必要な各種タイミング信号８３１を発生
させる。アドレス選択回路８４は受付制御信号８２１に
より読出し動作時にはアドレス７３を、リフレッシュ動
作時にはリフレッシュアドレス８１１を選択し、アドレ
ス８４１として半導体記憶素子８６に出力する。書込み
レジスタ８５は演算制御装置７より送信される書込みデ
ータ７１および書込みチェックデータ７２１を一時記憶
する機能を持つ。半導体記憶素子８６はアドレス８４１
で指定された番地に書込みデータ８５１又は書込みチェ
ックデータ８５２を記憶、またはアドレス８４１で指定
された番地より読出しデータ８６１又は読出しチェック
データ８６２を出力するもので、読出しと書込み動作の
制御をする信号については省略してある。読出しレジス
タ８７は半導体記憶素子８６より読出された読出しデー
タ８６１又は読出しチェックデータ８６２を一時記憶す
る回路で、読出し動作の初期に受付制御信号８２１の゜
“Ｏ゛から゜“１゛への立上りエッジで（全て“０゛に
）リセットされる。なお一般には、書込みデータといえ
ば書込みチェックデータを読出しデータといえば読出し
チェックデータを包含する。第４図は本発明の装置間イ
ンターフェース方式における動作を表わすタイミングチ
ャートてある。

時刻ちから時刻Ｔ，Ｏ迄は第１図に示した動作状態ａと
同じで、アクセス起動信号１が半導体記憶装置８に送信
され直ちに読出し動作を実行できるノ動作状態を示し、
時刻ＴｌＯから時刻Ｔ２ｌ以後は第１図に示した動作状
態Ｃと同じで、アクセス起動信号１とリフレッシュ起動
信号２が同時に発生し、時刻ＴｌＯから時刻Ｔｌ４迄の
間にリフレッシュ動作を実行し、時刻Ｔｌ４以後に読出
し動作を実行する。″ まず時刻ちにアクセス起動信号
１が半導体記憶装置８に送信されると、リフレッシュ起
動信号２が発生しておらず、かつリフレッシュ動作を実
行していない為直ちに受付制御回路８２で受付けられ、
時刻Ｔ２に受付制御信号８２１を゜゜１゛にすクる。受
付制御信号８２１は読出しレジスタ８７に送信されて読
出しレジスタに一時記憶されている過去のデータをリセ
ットすると同時に、タイミング回路８３に送信され読出
し動作に必要な各種のタイミング信号８３１を発生させ
、それを半導体記憶素子８６に送信させる。半導体記憶
素子８６は時刻ちに読出しデータ８６１および読出しチ
ェックデータ８６２を出力する。ここで読出しデータ８
６１ぱ４Ｆ′、読出しチェックデータ８６２は“０゛と
する。この読出しデータ８６１および読出しチェックデ
ータ８６２は時亥！Ｉｔ６で読出しレジスタ８７にセッ
トされ演算制御装置７に送付される。読出しデータ回路
７４に送信された読出しデータ８８および読出しチェッ
クデータ８９はＦＦ７４５，７４６のＤ入力端子に送信
されると共に、オアゲート７４１に加わりオアをとられ
る。読出しデータ８８と読出しチェックデータ８９は正
しく読出されていれば、これらのうち少なくとも１つは
“゜Ｆ゛であり、従つてオアゲート７４１の出力は“゜
１゛となる。この出力は遅延回路７４２、バツフアゲー
ト７４３を経由して時刻Ｔ７にＦＦ７４５，７４６のＴ
入力端子に゜６０″から“ｌ゛への立上りエッジのある
信号を加える。さらにまた演算制御装置内の他の回路に
読出しデータが到着したことを連絡する。これにより読
出しデータ８８および読出しチェックデータ８９は時刻
Ｔ８にセットされＦＦ７４５，７４６の゜゜１゛出力端
子に出力される。時刻Ｔ８にタイミング信号８３１がオ
フとなり時刻ＴｌＯで読出し動作は終了する。時刻ち。

でアクセス起動信号１とリフレッシュ起動信号２が同時
に受付制御回路８２に加わると、受付制御回路８２では
先にリフレッシュ起動信号２を先に受付け受付制御信号
８２１を゜゛０゛にし、タイミング回路８３とアドレス
選択回路８３４に送信し、半導体記憶素子８６のリフレ
ッシュ動作を実行する。このリフレッシュ動作では、一
般の半導体記憶素子は読出しデータを出力しないように
なつており、読出しデータ８６１と読出しチェックデー
タ８６２は“゜０゛レベルとなつてい３る。もしくは出
力されても読出しレジスタを書替えしないので演算制御
装置７に送信される読出しデータ８８と読出しチェック
データ８９に切替りエッジは存在しない。従つて読出し
データ回路７４のオアゲート７４１の出力ば０゛レベル
状態４（を保ち、゜゛１゛への立上りエッジがない為Ｆ
Ｆ７４５，７４６の状態は変らない。時刻ＴｌＯからリ
フレッシュ動作に必要な時間ＴＲ経過後の時刻Ｔｌ４で
は、ＴｌＯより待たされていたアクセス起動信号１を受
付け、以後はｔ１からの動作と同じ動作を行なう。すな
わち時亥１１ｔ１５で残存していた読出しデータ８８を
“６ｒ゛から“６『゛にリセットして全て゛０゛の状態
にし、時刻Ｔｌ８で読出しデータ８６Ｓ１、読出しチェ
ックデータ８６２が出力される。この楊合、読出しデー
タを“゜０゛とすると読出しチェックデータは“゜１゛
であり、これにより時刻Ｔ２Ｏでのバツフアゲート７４
３の出力信号に６゜０゛２から６６ｒ゛の立上りエッジ
を生じさせるたθめに読出しデータ回路７４に読出しデ
ータをセットできる。以上述べたごとく、時刻ちから時
刻ＴｌＯ迄の動作状態ａでは、演算制御装置側からみた
アクセスタイムは、ＴＡュ、＝Ｔａａ＋Ｔ，＋Ｔｄｌ時
刻ＴｌＯからの７動作状態ｃでは、Ｔ，ＡＭＡＸ＝ＴＲ
＋Ｔａａ＋Ｔｓ＋Ｔｄとなり、動作状態に対応したアク
セスタイムマ読出しデータの取込みが可能となつている
。

なお第３図、第４図は説明を簡単にする為に、読出しデ
ータ８６１のビット数を１としている。

ビット数を増加した場合は第３図のオアゲート７４１は
２入力から多入力になる。さて、上記実施例では、書込
みデータと読出しデータのチェックデータ発生回路、読
出しデータチェック回路を演算制御装置のみに設けてあ
るが、これらの回路を半導体記憶装置に内蔵、もしくは
両装置に内蔵させていても良い。

また読出しデータ回路７４において、読出しデータチェ
ック回路７４４は読出しデータ８８と読出しチェックデ
ータ８９とのパリテイチェックあるいはハミングチエツ
クを行なつており、この読出しデータチェック回路７４
４の出力をＦＦ７４５，７４６のＴ入力に加えることに
して、オアゲート７４１からバツフアゲート７４３まで
の径路を省略することも可能である。

また読出しデータ回路７４のＦＦ７４５，７４６は、読
出しデータの使用後リセットする方法にしておけば、Ｄ
，Ｔ入力端子を使用することなく、セット入力端子Ｓと
リセット入力端子Ｒのみを使用し、読出しデータ８８、
読出しチェックデータ８９ををＳ入力に直接送信しで゜
１゛がきたらセットするようにしてもよい。

このとき読出しアータが演算制御装置７に送信されたこ
とを判別ｒる為、オアゲート７４１からバツフアゲート
７４３までの径路は必要である。また読出しレジスタ８
７のリセットを読出し動作の初期に行なつているが、こ
れを読出しデータ８８、読出しチェックデータ８９の送
出後の読出し動作の終了時刻に行なつても良い。

また読出しデータが確定していない時間帯は読出しデー
タを全て“０゛の状態としているが、これを全て゜゜１
゛の状態にしても良く にの場合はオアケート７４１を
排他的オアゲートとする必要がある。

）要は読出しデータの確定している時間帯と確定してい
ない時間帯の判別がつくような意味を持たせて、読出し
データの値を決めれば良い。以上述べたごとき方式であ
るから本発明にあつては、次の如き効果が得られる。

１装置間インタフェース信号である読出しデータ（読出
しチェックデータを含む）を、読出しデータの確定時間
帯と不確定時間帯で相異させ、この相異をオアゲートて
判別するだけで半導体記憶装置の動作状態を判別できる
ので、動作状態に対応した無駄のないアクセスタイムで
記憶システムを動作させることができる効果をもつ。

２半導体記憶装置の動作状態を読出しデータのみを使用
して判別しており、特に装置間インタフェース信号を追
加していないので、信頼度の低下を招くことはない効果
をもつ。

【図面の簡単な説明】

第１図および第２図は、従来の装置間インタフェース方
式での動作を示すタイミングチャートを示す。 第３図は、本発明の一実施例てある装置間インタフェー
ス方式を使用したデータ処理システムの構成を示すブロ
ックダイアグラムである。第４図は、本発明の一実施例
である装置間インタフェース方式での動作を示すタイミ
ングチャートである。第３，４図において、１・・・ア
クセス起動信号、２・・・リフレッシュ起動信号、７・
・・演算制御装置、８・・・半導体記憶装置、８２１・
・・受付制御信号、８３１・・・タイミング信号、８４
・・・アドレス選択回路、８５・・・書込みレジスタ、
８６・・・半導体記憶素子、８７・・・読出しレジスタ
、８８，８６１・・・読出しデータ、８９，８６２・・
・読出しチエツクデー１夕、７４・・・読出しデータ回
路、７４１・・・オアゲート、７４２・・・遅延回路、
７４３・・・バツフアゲート、７４４・・・読出しデー
タチェック回路、７４５，７４６・・・ＦＦ。

Claims (1)

【特許請求の範囲】
1. １ データ送信装置において送信データの論理値を当該
   データの確定時間帯と不確定時間帯で相異するように構
   成し、またデータ受信装置において前記時間帯の相異を
   検出することにより送信データの確定時刻を検出して送
   信データの取込みを行なうようにしたことを特徴とする
   装置間インタフェース方式。