JP2870101B2 - データパス診断回路 - Google Patents
データパス診断回路Info
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- JP2870101B2 JP2870101B2 JP2075484A JP7548490A JP2870101B2 JP 2870101 B2 JP2870101 B2 JP 2870101B2 JP 2075484 A JP2075484 A JP 2075484A JP 7548490 A JP7548490 A JP 7548490A JP 2870101 B2 JP2870101 B2 JP 2870101B2
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- Japan
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- circuit
- diagnostic
- data path
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- Test And Diagnosis Of Digital Computers (AREA)
- Detection And Correction Of Errors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータパスを診断する際に用いられる折返し
診断回路に関する。
診断回路に関する。
従来,この種の折返し診断回路では,データパスの診
断にあたって入力レジスター及び出力レジスターに対し
てマイクロプロセッサがアクセスを行い,マイクロプロ
セッサによって制御されるフリップフロップ(F/F)を
用いて疑似デバイスクロックをセット/リセットしてい
る。例えば読み出し(READ)データパスの診断の際に
は,入力レジスターにマイクロプロセッサが1ワードの
データをセットし,疑似デバイスクロックをセット/リ
セットして,このデータをバッファ回路に入力する動作
を所定の回数繰返す。その後,マイクロプロセッサがバ
ッファ回路から順次データを読み出してデータの比較
(データコンペア)を行い,これによってREADデータパ
スの診断を行っている。一方,書き込み(WRITE)デー
タパスの診断の際には,READ動作の場合とは逆にバッフ
ァ回路にあらかじめ所定のデータをセットした後,疑似
デバイスクロックのセット/リセット1回毎に出力レジ
スターのデータを読み出し,コンペアチェックすること
により,WRITEデータパスの診断を行っている。
断にあたって入力レジスター及び出力レジスターに対し
てマイクロプロセッサがアクセスを行い,マイクロプロ
セッサによって制御されるフリップフロップ(F/F)を
用いて疑似デバイスクロックをセット/リセットしてい
る。例えば読み出し(READ)データパスの診断の際に
は,入力レジスターにマイクロプロセッサが1ワードの
データをセットし,疑似デバイスクロックをセット/リ
セットして,このデータをバッファ回路に入力する動作
を所定の回数繰返す。その後,マイクロプロセッサがバ
ッファ回路から順次データを読み出してデータの比較
(データコンペア)を行い,これによってREADデータパ
スの診断を行っている。一方,書き込み(WRITE)デー
タパスの診断の際には,READ動作の場合とは逆にバッフ
ァ回路にあらかじめ所定のデータをセットした後,疑似
デバイスクロックのセット/リセット1回毎に出力レジ
スターのデータを読み出し,コンペアチェックすること
により,WRITEデータパスの診断を行っている。
ところで,従来の折返し診断回路では,疑似デバイス
クロックをマイクロプロセッサによりセット/リセット
しているから,クロックのパルス幅及び周期が所望のデ
バイスクロックと比べ,非常に長くかつ,遅くなる。こ
のため,通常高速に動作するデータパスの診断が適性に
行われないという問題点がある。この問題点は,特に下
位装置とのデータを処理するための同期化回路,動作時
間が比較的長いECC(Error Cheoking and Correcting)
回路の診断において顕著となる。
クロックをマイクロプロセッサによりセット/リセット
しているから,クロックのパルス幅及び周期が所望のデ
バイスクロックと比べ,非常に長くかつ,遅くなる。こ
のため,通常高速に動作するデータパスの診断が適性に
行われないという問題点がある。この問題点は,特に下
位装置とのデータを処理するための同期化回路,動作時
間が比較的長いECC(Error Cheoking and Correcting)
回路の診断において顕著となる。
本発明の目的はデータパスの診断が適性に行うことが
できる折返し診断回路を提供することにある。
できる折返し診断回路を提供することにある。
本発明では,上位装置と下位装置との間に位置し,前
記上位装置と前記下位装置との間のおけるデータ転送の
際該転送データを保持するバッファ回路と,前記バッフ
ァ回路からの前記転送データを受け前記下位装置へ出力
する出力レジスターと,前記下位装置に接続され前記転
送データを前記バッファ回路へ出力する入力レジスター
とを有し,前記バッファ回路から前記出力レジスターに
至る書き込みデータパスと前記入力レジスターから前記
バッファ回路に至る読み出しデータパスを備えるデータ
転送制御装置に用いられ,前記書き込みデータパス及び
前記読み出しデータパスの診断を行うデータパス診断回
路であって,予め設定された速度の疑似デバイスクロッ
クを発生する疑似デバイスクロック発生回路と,前記バ
ッファ回路に予め定められた診断データを送出する診断
データ送出手段と,前記出力レジスターを第1の診断パ
スを介して前記バッファ回路に接続して第1の閉ループ
を形成する第1のループ形成手段と,前記入力レジスタ
ーを前記バッファ回路に接続して第2の閉ループを形成
する第2のループ形成手段と,前記疑似デバイスクロッ
クによって前記第1の閉ループで前記診断データが第1
の転送診断データとして転送され,前記疑似デバイスク
ロックによって前記第2の閉ループで前記診断データが
第2の診断データとして転送され,前記第1及び前記第
2の転送データに基づいてそれぞれ前記書き込みデータ
パス及び前記読み出しデータパスの診断を行う診断手段
を備えていることを特徴とするデータパス診断回路が得
られる。
記上位装置と前記下位装置との間のおけるデータ転送の
際該転送データを保持するバッファ回路と,前記バッフ
ァ回路からの前記転送データを受け前記下位装置へ出力
する出力レジスターと,前記下位装置に接続され前記転
送データを前記バッファ回路へ出力する入力レジスター
とを有し,前記バッファ回路から前記出力レジスターに
至る書き込みデータパスと前記入力レジスターから前記
バッファ回路に至る読み出しデータパスを備えるデータ
転送制御装置に用いられ,前記書き込みデータパス及び
前記読み出しデータパスの診断を行うデータパス診断回
路であって,予め設定された速度の疑似デバイスクロッ
クを発生する疑似デバイスクロック発生回路と,前記バ
ッファ回路に予め定められた診断データを送出する診断
データ送出手段と,前記出力レジスターを第1の診断パ
スを介して前記バッファ回路に接続して第1の閉ループ
を形成する第1のループ形成手段と,前記入力レジスタ
ーを前記バッファ回路に接続して第2の閉ループを形成
する第2のループ形成手段と,前記疑似デバイスクロッ
クによって前記第1の閉ループで前記診断データが第1
の転送診断データとして転送され,前記疑似デバイスク
ロックによって前記第2の閉ループで前記診断データが
第2の診断データとして転送され,前記第1及び前記第
2の転送データに基づいてそれぞれ前記書き込みデータ
パス及び前記読み出しデータパスの診断を行う診断手段
を備えていることを特徴とするデータパス診断回路が得
られる。
この場合,データ転送制御装置が転送データを受け,
該転送データのエラー検出及びエラー訂正のためのエラ
ー訂正符号を生成するECC回路を備えている場合には,
第1及び第2の転送データに対応するエラー訂正符号が
第1及び第2のエラー訂正符号としてそれぞれ前記第1
及び前記第2の閉ループで前記疑似デバイスクロックに
よって転送され,ECC回路は前記書き込みデータパス及び
前記読み出しデータパスに連結されており,前記診断手
段は前記第1及び前記第2のエラー訂正符号をも考慮し
て前記書き込みデータパス及び前記読み出しデータパス
を診断する。
該転送データのエラー検出及びエラー訂正のためのエラ
ー訂正符号を生成するECC回路を備えている場合には,
第1及び第2の転送データに対応するエラー訂正符号が
第1及び第2のエラー訂正符号としてそれぞれ前記第1
及び前記第2の閉ループで前記疑似デバイスクロックに
よって転送され,ECC回路は前記書き込みデータパス及び
前記読み出しデータパスに連結されており,前記診断手
段は前記第1及び前記第2のエラー訂正符号をも考慮し
て前記書き込みデータパス及び前記読み出しデータパス
を診断する。
〔実施例〕 次に本発明について実施例によって説明する。
第1図を参照して,上位装置(例えば,入出力(I/
O)プロセッサー,図示せず)がデータ転送制御装置100
を介して下位装置(例えば,補助記憶装置,図示せず)
に接続されている。
O)プロセッサー,図示せず)がデータ転送制御装置100
を介して下位装置(例えば,補助記憶装置,図示せず)
に接続されている。
上位装置から下位装置にデータ(以下,上記転送デー
タという)を転送する際には,マイクロプロセッサー10
によってセレクター21は制御されて上位転送データを選
択する。セレクター31及び51はマイクロプロセッサー10
によって制御されてバッファ回路20を選択する。上位転
送データは図示しないデバイスクロックによってセレク
ター21を介してバッファ回路20に上位バッファデータと
して順次格納される。そして,この上位バッファデータ
はデバイスクロックによってセレクター31を介してECC
(Error Checking and Correcting)回路30に転送され
るとともにセレクター51を介して出力レジスター50に送
られる。ECC回路30は上位バッファデータのエラー検出
及びエラー訂正符号生成を行う。一方,出力レジスター
50はデバイスクロックによって順位上位バッファデータ
を上位出力データとして下位装置に送る。
タという)を転送する際には,マイクロプロセッサー10
によってセレクター21は制御されて上位転送データを選
択する。セレクター31及び51はマイクロプロセッサー10
によって制御されてバッファ回路20を選択する。上位転
送データは図示しないデバイスクロックによってセレク
ター21を介してバッファ回路20に上位バッファデータと
して順次格納される。そして,この上位バッファデータ
はデバイスクロックによってセレクター31を介してECC
(Error Checking and Correcting)回路30に転送され
るとともにセレクター51を介して出力レジスター50に送
られる。ECC回路30は上位バッファデータのエラー検出
及びエラー訂正符号生成を行う。一方,出力レジスター
50はデバイスクロックによって順位上位バッファデータ
を上位出力データとして下位装置に送る。
バッファ回路20から上位バッファデータの下位装置へ
の転送が全て終了すると,マイクロプロセッサー10によ
ってセレクター51は制御されてECC回路30を選択する。
これによって,エラー訂正符号は上記エラー訂正符号と
して出力レジスター50に送られ,ここから下位装置に転
送される。このようにして,上位転送データは及び上位
エラー訂正符号は書き込み(WRITE)データパスを介し
て順次下位装置に転送される。
の転送が全て終了すると,マイクロプロセッサー10によ
ってセレクター51は制御されてECC回路30を選択する。
これによって,エラー訂正符号は上記エラー訂正符号と
して出力レジスター50に送られ,ここから下位装置に転
送される。このようにして,上位転送データは及び上位
エラー訂正符号は書き込み(WRITE)データパスを介し
て順次下位装置に転送される。
一方,下位装置から上位装置にデータ(以下,下位転
送データという)を転送する際には,マイクロプロセッ
サー10によってセレクター41は制御されて下位転送デー
タを選択する。セレクター22及び31はマイクロプロセッ
サー10に制御されて入力レジスター40を選択する。さら
に,セレクター21はセレクター22を選択する。下位転送
データはデバイスクロックによってセレクター41を介し
て順次入力レジスター40に入力され,ここから下位転送
データはセレクター22及び21を介して下位バッファデー
タとして順次バッファ回路20に格納される。さらに,下
位転送データはセレクター31を介してECC回路30に送ら
れ,ここで下位エラー訂正符号が生成される。そして,
下位バッファデータはデバイスクロックによって上位装
置に送出される。
送データという)を転送する際には,マイクロプロセッ
サー10によってセレクター41は制御されて下位転送デー
タを選択する。セレクター22及び31はマイクロプロセッ
サー10に制御されて入力レジスター40を選択する。さら
に,セレクター21はセレクター22を選択する。下位転送
データはデバイスクロックによってセレクター41を介し
て順次入力レジスター40に入力され,ここから下位転送
データはセレクター22及び21を介して下位バッファデー
タとして順次バッファ回路20に格納される。さらに,下
位転送データはセレクター31を介してECC回路30に送ら
れ,ここで下位エラー訂正符号が生成される。そして,
下位バッファデータはデバイスクロックによって上位装
置に送出される。
下位バッファデータの送出が全て終了すると,セレク
ター51及び22がマイクロプロセッサー10によって制御さ
れてそれぞれECC回路30及び出力レジスター50が選択さ
れる。これによって,下位エラー訂正符号は,セレクタ
ー51,出力レジスター50,セレクター22及び21を介してバ
ッファ回路20に一旦格納され,バッファ回路20から上位
装置に転送される。このようにして,下位転送データ及
び下位エラー訂正符号は読み出し(READ)データパスを
介して上位装置に転送される。
ター51及び22がマイクロプロセッサー10によって制御さ
れてそれぞれECC回路30及び出力レジスター50が選択さ
れる。これによって,下位エラー訂正符号は,セレクタ
ー51,出力レジスター50,セレクター22及び21を介してバ
ッファ回路20に一旦格納され,バッファ回路20から上位
装置に転送される。このようにして,下位転送データ及
び下位エラー訂正符号は読み出し(READ)データパスを
介して上位装置に転送される。
上述のWRITEデータパスの診断を行う際には,まず,
セレクター21がマイクロプロセッサー10を選択するよう
に制御される。そして,マイクロプロセッサー10からデ
ータバス10aを介してバッファ回路20に診断データが入
力される。その後,マイクロプロセッサー10によってセ
レクター22及び21が制御されて出力レジスター50が選択
される。つまり,セレクター21とセレクター22とが連結
され,セレクター22は出力レジスター50の出力側と連結
されて閉ループが形成される。マイクロプロセッサー10
によって疑似デバイスクロック発生回路60が起動され
て,バッファ回路20に疑似デバイスクロックが供給され
る。この疑似デバイスクロックは予め設定された速度で
あり,具体的には実際にデータ転送される際に用いられ
るクロックと同じ速度を有している。
セレクター21がマイクロプロセッサー10を選択するよう
に制御される。そして,マイクロプロセッサー10からデ
ータバス10aを介してバッファ回路20に診断データが入
力される。その後,マイクロプロセッサー10によってセ
レクター22及び21が制御されて出力レジスター50が選択
される。つまり,セレクター21とセレクター22とが連結
され,セレクター22は出力レジスター50の出力側と連結
されて閉ループが形成される。マイクロプロセッサー10
によって疑似デバイスクロック発生回路60が起動され
て,バッファ回路20に疑似デバイスクロックが供給され
る。この疑似デバイスクロックは予め設定された速度で
あり,具体的には実際にデータ転送される際に用いられ
るクロックと同じ速度を有している。
バッファ回路20から疑似データクロックによって診断
データが出力される。つまり,疑似データ転送が開始さ
れる。この診断データはセレクター51を介して出力レジ
スター50に順次入力され,さらに,セレクター22及び21
を介して再びバッファ回路20に格納される。つまり,診
断データはWRITEデータパスを含む閉ループを介して再
びバッファ回路20に転送WRITE診断データとして格納さ
れる。また,診断データはセレクター31を介してECC回
路30に与えられ,ここで診断エラー訂正符号(以下単に
ECCという)が生成される。
データが出力される。つまり,疑似データ転送が開始さ
れる。この診断データはセレクター51を介して出力レジ
スター50に順次入力され,さらに,セレクター22及び21
を介して再びバッファ回路20に格納される。つまり,診
断データはWRITEデータパスを含む閉ループを介して再
びバッファ回路20に転送WRITE診断データとして格納さ
れる。また,診断データはセレクター31を介してECC回
路30に与えられ,ここで診断エラー訂正符号(以下単に
ECCという)が生成される。
バッファ回路20に格納された診断データの送出が全て
完了すると,マイクロプロセッサー10によってセレクタ
ー51が制御されてセレクター51はECC回路30を選択す
る。そして,疑似デバイスクロックによってECC回路20
からECCがセレクター51,出力レジスター50,セレクター2
2及び21を介して,つまり,WRITEデータパスを含む閉ル
ープを介してバッファ回路20に送られた転送WRITE ECC
として格納される。
完了すると,マイクロプロセッサー10によってセレクタ
ー51が制御されてセレクター51はECC回路30を選択す
る。そして,疑似デバイスクロックによってECC回路20
からECCがセレクター51,出力レジスター50,セレクター2
2及び21を介して,つまり,WRITEデータパスを含む閉ル
ープを介してバッファ回路20に送られた転送WRITE ECC
として格納される。
診断データ及びECCの転送が終了すると,マイクロプ
ロセッサー10はデータバス10aを介してバッファ回路20
から転送WRITE診断データ及び転送WRITE ECCを読み出し
て予め設定された期待値と比較して,WRITEデータパスの
診断を実行する。
ロセッサー10はデータバス10aを介してバッファ回路20
から転送WRITE診断データ及び転送WRITE ECCを読み出し
て予め設定された期待値と比較して,WRITEデータパスの
診断を実行する。
一方,READデータパスの診断を行う際には,同様にし
て,バッファ回路20に診断データが入力される。そし
て,この診断データは疑似デバイスクロックによってバ
ッファ回路20からセレクター41,入力レジスター40,セレ
クター22及び21を介して再びバッファ回路20に転送READ
診断データとして格納される。つまり,READデータパス
を含む閉ループを介して診断データは転送され,転送RE
AD診断データとして格納される。また,入力レジスター
40からの転送診断データはセレクター31を介してECC回
路30に与えられ,ここで,ECCが生成される。
て,バッファ回路20に診断データが入力される。そし
て,この診断データは疑似デバイスクロックによってバ
ッファ回路20からセレクター41,入力レジスター40,セレ
クター22及び21を介して再びバッファ回路20に転送READ
診断データとして格納される。つまり,READデータパス
を含む閉ループを介して診断データは転送され,転送RE
AD診断データとして格納される。また,入力レジスター
40からの転送診断データはセレクター31を介してECC回
路30に与えられ,ここで,ECCが生成される。
バッファ回路20からの診断データの転送が終了する
と,ECC回路30からECCが疑似デバイスクロックによって
セレクター51,出力レジスター50,セレクター21及び22を
介してバッファ回路20に転送され,転送READ ECCとして
格納される。その後,マイクロプロセッサー10はバッフ
ァ回路20から転送READ診断データ及び転送READ ECCを読
み出し,予め設定された期待値と比較して,READデータ
パスの診断を実行する。
と,ECC回路30からECCが疑似デバイスクロックによって
セレクター51,出力レジスター50,セレクター21及び22を
介してバッファ回路20に転送され,転送READ ECCとして
格納される。その後,マイクロプロセッサー10はバッフ
ァ回路20から転送READ診断データ及び転送READ ECCを読
み出し,予め設定された期待値と比較して,READデータ
パスの診断を実行する。
以上説明したように本発明では,バッファ回路からRE
ADデータパス及びWRITEデータパス経由してバッファ回
路へ戻る閉ループをそれぞれ構成し,疑似デバイスクロ
ック発生回路からの疑似デバイスクロックを用いてデー
タ転送を行っているから,実際のデータ転送速度に準じ
て,データパスの診断を行うことができるという効果が
ある。
ADデータパス及びWRITEデータパス経由してバッファ回
路へ戻る閉ループをそれぞれ構成し,疑似デバイスクロ
ック発生回路からの疑似デバイスクロックを用いてデー
タ転送を行っているから,実際のデータ転送速度に準じ
て,データパスの診断を行うことができるという効果が
ある。
第1図は本発明によるデータパス診断回路の一実施例を
説明するためのブロック図である。 10……マイクロプロセッサ,20……バッファ回路,30……
ECC回路,40……入力レジスター,50……出力レジスター,
60……疑似デバイスクロック発生回路,21,22,31,41,51
……セレクター。
説明するためのブロック図である。 10……マイクロプロセッサ,20……バッファ回路,30……
ECC回路,40……入力レジスター,50……出力レジスター,
60……疑似デバイスクロック発生回路,21,22,31,41,51
……セレクター。
Claims (3)
- 【請求項1】上位装置と下位装置との間に位置し,前記
上位装置と前記下位装置との間のおけるデータ転送の際
該転送データを保持するバッファ回路と,前記バッファ
回路からの前記転送データを受け前記下位装置へ出力す
る出力レジスターと,前記下位装置に接続され前記転送
データを前記バッファ回路へ出力する入力レジスターと
を有し,前記バッファ回路から前記出力レジスターに至
る書き込みデータパスと前記入力レジスターから前記バ
ッファ回路に至る読み出しデータパスを備えるデータ転
送制御装置に用いられ,前記書き込みデータパス及び前
記読み出しデータパスの診断を行うデータパス診断回路
であって,予め設定された速度の疑似デバイスクロック
を発生する疑似デバイスクロック発生回路と,前記バッ
ファ回路に予め定められた診断データを送出する診断デ
ータ送出手段と,前記出力レジスターを第1の診断パス
を介して前記バッファ回路に接続して第1の閉ループを
形成する第1のループ形成手段と,前記入力レジスター
を前記バッファ回路に接続して第2の閉ループを形成す
る第2のループ形成手段と,前記疑似デバイスクロック
によって前記第1の閉ループで前記診断データが第1の
転送診断データとして転送され,前記疑似デバイスクロ
ックによって前記第2の閉ループで前記診断データが第
2の診断データとして転送され,前記第1及び前記第2
の転送データに基づいてそれぞれ前記書き込みデータパ
ス及び前記読み出しデータパスの診断を行う診断手段を
備えていることを特徴とするデータパス診断回路。 - 【請求項2】特許請求の範囲第1項記載されたデータパ
ス診断回路において,前記データ転送制御装置は前記転
送データを受け,該転送データのエラー検出及びエラー
訂正のためのエラー訂正符号を生成するECC回路を備え
ており,前記第1及び前記第2の転送データに対応する
エラー訂正符号が第1及び第2のエラー訂正符号として
それぞれ前記第1及び前記第2の閉ループで前記疑似デ
バイスクロックによって転送され,該ECC回路は前記書
き込みデータパス及び前記読み出しデータパスに連結さ
れており,前記診断手段は前記第1及び前記第2のエラ
ー訂正符号をも考慮して前記書き込みデータパス及び前
記読み出しデータパスを診断するようにしたことを特徴
とするデータパス診断回路。 - 【請求項3】特許請求の範囲第2項に記載されたデータ
パス診断回路において,前記バッファ回路出力と前記入
力レジスター出力のいずれか一方を選択して第1の選択
信号として前記ECC回路に与える第1の選択回路と,前
記バッファ回路出力と前記ECC出力のいずれか一方を選
択して第2の選択信号として前記出力レジスターに与え
る第2の選択回路と,前記バッファ回路出力を前記入力
レジスターに与える入力手段と,前記入力レジスター出
力と前記出力レジスター出力のいずれか一方を選択して
第3の選択信号を出力する第3の選択回路と,前記診断
データと前記第3の選択信号のいずれか一方を選択して
第4の選択信号として前記バッファ回路に与える第4の
選択回路とによって前記第1及び前記第2の閉ループ形
成手段が構成されていることを特徴とするデータパス診
断回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2075484A JP2870101B2 (ja) | 1990-03-27 | 1990-03-27 | データパス診断回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2075484A JP2870101B2 (ja) | 1990-03-27 | 1990-03-27 | データパス診断回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03276340A JPH03276340A (ja) | 1991-12-06 |
JP2870101B2 true JP2870101B2 (ja) | 1999-03-10 |
Family
ID=13577613
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2075484A Expired - Lifetime JP2870101B2 (ja) | 1990-03-27 | 1990-03-27 | データパス診断回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2870101B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6669602B2 (ja) * | 2016-07-14 | 2020-03-18 | ヤンマー株式会社 | 内燃機関の制御装置および内燃機関の制御方法 |
-
1990
- 1990-03-27 JP JP2075484A patent/JP2870101B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH03276340A (ja) | 1991-12-06 |
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