KR100775345B1 - 듀얼포트 메모리의 액세스 제어장치 및 방법 - Google Patents

Abstract

본 발명은 듀얼포트 메모리의 데이터 리드 및 라이트 타이밍의 불일치에 의해 발생하는 오동작을 실시간으로 검출할 수 있도록 하는, 듀얼포트 메모리의 액세스 제어장치 및 방법에 관한 것으로, 두 개의 장치가 하나의 듀얼포트 메모리를 참조하도록 구성된 시스템에 있어서, 상기 듀얼포트 메모리에 데이터를 라이트 하거나, 상기 듀얼포트 메모리에 라이트 되어 있는 데이터를 리드할 때, 그 데이터에 대한 CRC 비트를 생성하기 위한 CRC 비트 발생기와; 상기 CRC 비트 발생기를 통해 생성된 CRC 비트를, 듀얼포트 메모리에 데이터를 라이트 할 때, 그 데이터 영역 하단에 추가로 라이트 하거나, 듀얼포트 메모리에 라이트 되어 있는 데이터를 리드할 때, 그 데이터 영역 하단에 이미 라이트 되어 있는 CRC 비트를 비교하는 인터페이스 수단을 더 포함하여 구성하고, 상기 어느 한 장치에서 각 메모리 영역에 데이터를 라이트 할 때, 그 데이터에 대한 CRC 비트를 생성하여 각 메모리 영역의 하단에 추가로 라이트하고, 다른 한 장치에서 상기 각 메모리 영역에 라이트 된 데이터를 리드할 때, 그 데이터에 대한 CRC 비트를 생성하여 상기 메모리 영역 하단에 이미 라이트 되어 있던 CRC 비트와 비교하고, 그 결과 두 값이 다를 경우, 에러가 있는 것으로 검출하도록 이루어짐으로써 달성될 수 있다.

Description

듀얼포트 메모리의 액세스 제어장치 및 방법{ACCESS CONTROLLING APPARATUS AND METHOD FOR DUAL PORT MEMORY}

도 1은 듀얼포트 메모리를 이용하는 일반적인 시스템의 구성도.

도 2는 종래 듀얼포트 메모리를 사용하기 위한 내부 메모리 영역을 보인 예시도.

도 3은 듀얼포트 메모리의 리드 및 라이트 타이밍의 불일치에 의해 발생할 수 있는 타이밍 에러의 종류를 보인 예시도.

도 4는 본 발명에 따른 듀얼포트 메모리의 내부 메모리 영역을 보인 예시도.

도 5는 본 발명에 따라 듀얼포트 메모리에 데이터를 라이트할 때, 그 데이터에 대한 CRC 비트를 생성하기 위한 CRC 비트 발생기를 보인 구성도.

도 6은 상기 도5에서 CRC 비트 발생기의 동작을 설명하기 위한 상세한 구성도.

도 7은 본 발명에 따라 듀얼포트 메모리에 라이트 되어 있는 데이터를 리드할 때, 그 데이터에 대한 CRC 비트를 생성하기 위한 CRC 비트 발생기를 보인 구성도.

도 8은 상기 도7에서 CRC 비트 발생기의 동작을 설명하기 위한 상세한 구성도.

***도면의 주요 부분에 대한 부호의 설명***

100, 200 : CRC 비트 발생기

본 발명은 듀얼포트 메모리의 액세스 제어방법에 관한 것으로, 특히 듀얼포트 메모리의 데이터 리드 및 라이트 타이밍의 불일치에 의해 발생하는 오동작을 실시간으로 검출할 수 있도록 하는, 듀얼포트 메모리의 액세스 제어장치 및 방법에 관한 것이다.

일반적으로, 듀얼포트 메모리는 동시에 리드 및 라이트가 가능한 메모리 소자로서, 점점 고집적화 및 고속 동작화가 되어가고 있는 화상 처리 장치 등에 적합하도록 구성되어 있다.

도1은 듀얼포트 메모리를 이용하는 일반적인 시스템의 구성도로서, 하나의 듀얼포트 메모리(20)를 두 개의 장치(10, 30)에서 동시에 참조하고 있는 구성을 보여주고 있다.

상기 듀얼포트 메모리(20)를 참조하고 있는 각각의 장치(10, 30)는, 듀얼포트 메모리(20)와 인터페이스하기 위한 인터페이스부(10b, 30b)를 구비하고, 또한 상기 인터페이스부(10b, 30b)를 통해 듀얼포트 메모리(20)에 입/출력되는 데이터를 제어하기 위한 컨트롤러(10a,30a)를 구비하고 있다.

이하, 상기와 같이 구성된 듀얼포트 메모리 이용 시스템의 동작을 첨부된 도면을 참조하여 설명하기로 한다.

설명의 편의를 위하여, 상기 제1컨트롤러(10a)에서는 듀얼포트 메모리(20)에 데이터를 쓰고, 그 데이터를 제2컨트롤러(30a)에서 읽어 가는 것으로 설정한다.

상기 듀얼포트 메모리(20)의 내부 메모리 영역은, 일반적으로 도2에 도시된 바와 같이 분할하여 사용한다.

즉, 제1컨트롤러(10a)가 M1 영역에 데이터를 쓰고 있는 동안, 제2컨트롤러(30a)는 M2 영역에 있는 데이터를 읽고, 반대로 제1컨트롤러(10a)가 M2 영역에 데이터를 쓰고 있는 동안, 제2컨트롤러(30a)는 M1 영역에 있는 데이터를 읽어 가는 것이다.

따라서, 만약 제1컨트롤러(10a)가 M1 영역에 데이터를 쓰고 있는 동안, 제2컨트롤러(30a)에서 M1 영역의 데이터를 읽고자 할 경우에는, 타이밍 에러가 발생하게 된다.

상기 듀얼포트 메모리의 리드 및 라이트 타이밍의 불일치에서 발생할 수 있는, 타이밍 에러는 크게 세 가지 종류가 있는데, 이를 도3에 첨부된 도면을 참조하여 설명한다.

도3은 상기와 같이 듀얼포트 메모리의 리드 및 라이트 타이밍의 불일치에 의해 발생할 수 있는 타이밍 에러의 종류를 보인 예시도이다.

먼저, (a)는 정상적인 리드 및 라이트 동작이 이루어질 경우의 상태를 보인 것으로, P1 시점에서 제1컨트롤러(10a)에 의해 M1 영역으로 데이터가 라이트되기 시작하여(PM1), P2 시점에서 M2 영역에 데이터가 라이트 될 때(PM2), 제2컨트롤러(30a)는 제1컨트롤러(10a)보다 한 시점 후인 P2 시점에서 M1 영역에 있는 데이터를 리드한다(RM1).

이후, 제1컨트롤러(10a)와 제2컨트롤러(30a)는 P3, P4, P5 시점에서 M1과 M2 영역을 번갈아 가며, 리드와 라이트 동작을 반복 수행한다.

그러나, (b)는 리드와 라이트 동작이 동일한 시점에서, 동일한 메모리 영역에 발생할 경우의 상태를 보인 것으로, 각 시점(P1~P4)에서 제1컨트롤러(10a)에 의해 각 영역(M1, M2)으로 데이터를 라이트 할 때(PM1 혹은 PM2), 제2컨트롤러(30a)가 동시에 그 영역(M1, M2)에 있는 데이터를 리드함으로써(RM1, RM2), 타이밍 에러(E)가 발생하게 된다.

또한, (c)는 데이터 라이트가 완료되지 않은 시점에서, 해당 메모리 영역으로부터 데이터 리드가 시작될 경우의 상태를 보인 것으로, 각 시점(P1~P4)에서 제1컨트롤러(10a)에 의해 각 영역(M1, M2)으로 데이터가 라이트 되는 동안(PM1, PM2), 그 프로세싱(PM1, PM2)이 아직 완료되지 않은 상태에서, 제2컨트롤러(30a)가 해당 영역(M1, M2)에 있는 데이터를 리드하기 시작함으로써(RM1, RM2), 타이밍 에러(E)가 발생하게 된다.

마지막으로, (d)는 제2컨트롤러(30a)에 의한 데이터 리드가 완료되지 않은 상태에서, 해당 메모리 영역에 데이터 라이트가 시작될 경우의 상태를 보인 것으로, P1 시점에서 제1컨트롤러(10a)에 의해 M1 영역으로 데이터가 라이트 되고(PM1), P2 시점에서 M2 영역으로 데이터가 라이트 된 후(PM2), 비로소 제2컨트롤러(30a)가 M1 영역에 있는 데이터를 리드함으로써(RM1), 다시 제1컨트롤러(10a)에 의해 M1 영역으로 데이터가 라이트 되는 P3 시점에서 타이밍 에러(E)가 발생하게 된다.

즉, 상기 (b)와 (c)의 경우에는 라이트 동작에 비하여 리드 동작이 너무 빨리 발생한 경우이고, (d)는 리드 동작이 너무 늦게 발생할 경우에 나타나는 에러 현상이다.

상기와 같은 타이밍 에러는, 소프트웨어의 제어에 의해 미리 정해진 시간에 리드 및 라이트 프로세싱이 이루어져, 타이밍 마진이 충분하지 못해 발생하는 에러로서, 발견이 어려우며 이로 인하여 디버깅이 쉽지 않은 문제점이 있다.

즉, 제1컨트롤러에서 출력하고자 하는 데이터가, 듀얼포트 메모리를 거쳐 제2컨트롤러로 정확히 출력되는지 여부를 확인할 수 있는 방법이 없는 것이다.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창출한 것으로, 듀얼포트 메모리의 데이터 리드 및 라이트 타이밍의 불일치에 의해 발생하는 오동작을 실시간으로 검출할 수 있도록 하는, 듀얼포트 메모리의 액세스 제어장치 및 방법을 제공함에 그 목적이 있다.

이와 같은 목적을 달성하기 위한 본 발명은, 두 개의 장치가 하나의 듀얼포트 메모리를 참조하도록 구성된 시스템에 있어서, 상기 듀얼포트 메모리에 데이터를 라이트 하거나, 상기 듀얼포트 메모리에 라이트 되어 있는 데이터를 리드할 때, 그 데이터에 대한 CRC 비트를 생성하기 위한 CRC 비트 발생기와; 상기 CRC 비트 발생기를 통해 생성된 CRC 비트를, 듀얼포트 메모리에 데이터를 라이트 할 때, 그 데이터 영역 하단에 추가로 라이트 하거나, 듀얼포트 메모리에 라이트 되어 있는 데이터를 리드할 때, 그 데이터 영역 하단에 이미 라이트 되어 있는 CRC 비트를 비교 하는 인터페이스 수단을 더 포함하여 구성한 것을 특징으로 한다.

또한, 본 발명은 두 개의 장치가 하나의 듀얼포트 메모리를 참조하기 위하여, 상기 듀얼포트 메모리의 내부 메모리 영역을 분할하여 사용함에 있어서, 상기 어느 한 장치에서 각 메모리 영역에 데이터를 라이트 할 때, 그 데이터에 대한 CRC 비트를 생성하는 제1단계와; 상기 제1단계에서 생성된 CRC 비트를 각 메모리 영역의 하단에 추가로 라이트하는 제2단계와; 다른 한 장치에서 상기 각 메모리 영역에 라이트 된 데이터를 리드할 때, 그 데이터에 대한 CRC 비트를 생성하는 제3단계와; 상기 제3단계에서 생성된 CRC 비트를 상기 제2단계에서 메모리 영역 하단에 이미 라이트 되어 있던 CRC 비트와 비교하는 제4단계와; 상기 제4단계에서 두 값이 다를 경우, 에러가 있는 것으로 검출하는 제5단계로 이루어진 것을 특징으로 한다.

도4는 본 발명에 따른 듀얼포트 메모리의 내부 메모리 영역을 보인 예시도로서, 기존의 메모리 영역(M1, M2)에 CRC(cyclic redundancy checking) 체크를 위한 CRC 비트 저장 영역(C1, C2)이 더 부가되어 있다.

상기 CRC 체크는 통신 링크로 전송되어온 데이터 내에 에러가 있는지를 확인하기 위한 방법으로서, 송신측에서는 전송될 데이터 블록에 16비트 또는 32비트 다항식을 적용하여, 그 결과로 얻어진 코드를 그 블록에 덧붙여 전송하고, 수신측에서는 수신 데이터에 같은 다항식을 적용하여, 그 결과를 송신측이 보내온 결과와 비교한다.

그 결과 만약 두 코드가 일치하면, 그 수신 데이터는 에러가 없는 것으로 판 단하는 것이다.

마찬가지로, 본 발명에서는 듀얼포트 메모리로 라이트되는 데이터에 CRC 비트를 추가하고, 상기 데이터를 리드할 때 CRC 비트를 체크하여 에러 여부를 판단하는 것이다.

즉, 타이밍 에러가 발생할 경우에는, 제2컨트롤러(30a)에서 정상적인 데이터를 읽어가지 못하므로, CRC 체크에 의해 그 에러를 즉시 검출할 수 있게 되는 것이다.

도5는 본 발명에 따라 듀얼포트 메모리에 데이터를 라이트할 때, 그 데이터에 대한 CRC 비트를 생성하기 위한 CRC 비트 발생기(100)를 보인 구성도로서, 첨부된 도1을 참조하여 그 동작을 설명하기로 한다.

먼저, 제어신호(E0)에 의해 제1인터페이스부(10b)와 CRC 비트 발생기(100)가 인에이블되면, 제1인터페이스부(10b)는 기존과 동일하게 제1컨트롤러(10a)에서 출력되는 데이터를 듀얼포트 메모리(20)에 전송한다.

그러면, CRC 발생기(100)는 제1인터페이스부(10b)의 출력(S1)을 피드백(feedback) 받아서 CRC 비트를 생성한다.

도6은 상기 CRC 비트 발생기(100)의 동작을 설명하기 위한 상세한 구성도로서, 제1인터페이스부(10b)의 출력(S1)을 'CCS0~CCSn' 블록을 통해 'S1'의 각 비트별로 CRC 계산을 하여 레지스터(REG1)에 저장하고, 듀얼포트 메모리의 각 CRC 영역(C1, C2)에 저장한다.

즉, CRC 비트는 'CCS0~CCSn' 블록을 통해서 생성하는데, 가령 특정 비트가 계속해서 시리얼하게 입력될 경우, 이 값을 베타적노아(XNOR) 조합하여 패리티 비트(또는 CRC 비트)를 계산하고, 그 패리티 비트와 다음 입력되는 비트를 다시 베타적노아(XNOR) 조합하는 과정을 반복해 가면, 최종적으로 입력된 모든 비트에 대한 패리티 비트가 계산되고, 그 값을 레지스터(REG1)에 저장하였다가, 듀얼포트 메모리의 각 데이터 영역(M1, M2)으로 데이터 라이트가 완료되면, 상기에서 생성된 CRC 비트를 각 CRC 영역(C1, C2)에 라이트 하는 것이다.

도7은 본 발명에 따라 듀얼포트 메모리에 라이트 되어 있는 데이터를 리드할 때, 그 데이터에 대한 CRC 비트를 생성하기 위한 CRC 비트 발생기(200)를 보인 구성도로서, 첨부된 도1을 참조하여 그 동작을 설명하기로 한다.

먼저, 제어신호(E1)에 의해 제2인터페이스부(30b)와 CRC 비트 검출기(200)가 인에이블되면, 제2인터페이스부(30b)는 기존과 동일하게 듀얼포트 메모리(20)에서 데이터를 리드하여 제2컨트롤러(30a)에 전송한다.

그러면, CRC 비트 발생기(200)는 제2인터페이스부(30b)를 통해 리드된 데이터(S2)를 받아서, De-CRC 동작을 수행하여 에러 여부를 판단하는 것이다.

도8은 상기 CRC 비트 발생기(200)의 동작을 설명하기 위한 상세한 구성도로서, 제2인터페이스부(30b)를 통해 리드된 데이터(S2)를 'DCS0~DCSn' 블록을 통해 S2의 각 비트별로 De-CRC 계산을 하여 레지스터(REG2)에 저장하고, 이 값을 제2컨트롤러(30a)에서 CRC 영역(C1, C2)에 있는 값과 비교하여, 같을 경우에는 에러가 없는 것으로 판단하고, 두 값이 다를 경우에는 지금까지 리드한 데이터에 에러가 있는 것으로 판단하게 된다.

즉, 듀얼포트 메모리에서 데이터를 리드해 가는 쪽에서도, 그 리드한 데이터를 이용해 상기 도6에서 설명한 방법과 마찬가지 방법으로 CRC 비트를 계산하여, 그 값이 CRC 영역에 저장되어 있는 값과 같은지 여부를 비교하여 에러를 판단하는 것이다.

따라서, 그 동작도 각 'DCS0~DCSn' 블록이 특정 비트를 시리얼하게 입력받아, 이 값을 베타적노아(XNOR) 조합하여 패리티 비트(또는 CRC 비트)를 계산하고, 그 패리티 비트와 다음 입력되는 비트를 다시 베타적노아(XNOR) 조합하는 과정을 반복함으로써, 최종적으로 입력된 모든 비트에 대한 패리티 비트가 계산되고, 그 구성 또한 'CCS0~CCSn' 블록과 동일하게 할 수 있다.

이에 따라, 도3의 (a)를 참조하면 정상 상태에서는, 레지스터(REG2)의 값과 CRC 영역(C1, C2)의 값이 일치하게 되고, 매 시점마다 리드 및 라이트 동작이 에러없이 수행되고 있음을 나타낸다.

그러나, 도3의 (b),(c),(d)를 참조하면 비정상 상태에서는, 레지스터(REG2)의 값과 CRC 영역(C1, C2)의 값이 일치하지 않게 되고, 해당 시점에서 리드 및 라이트 동작에 에러가 있음을 즉시 검출할 수 있게 되고, 그에 따른 디버깅도 빠르게 수행할 수 있게 되는 것이다.

이상에서 설명한 바와 같이 본 발명 듀얼포트 메모리의 액세스 제어장치 및 방법은, 듀얼포트 메모리의 데이터 리드 및 라이트 타이밍의 불일치에 의해 발생하는 오동작을 실시간으로 검출할 수 있도록 함으로써, 하드웨어 또는 소프트웨어 디 버깅을 신속하게 수행할 수 있도록 하는 효과가 있다.

Claims (4)

1. 두 개의 장치가 하나의 듀얼포트 메모리를 참조하도록 구성된 시스템에 있어서,

   상기 듀얼포트 메모리에 데이터를 라이트 하거나, 상기 듀얼포트 메모리에 라이트 되어 있는 데이터를 리드할 때, 그 데이터에 대한 CRC 비트를 생성하기 위한 CRC 비트 발생기와;

   상기 CRC 비트 발생기를 통해 생성된 CRC 비트를, 듀얼포트 메모리에 데이터를 라이트 할 때, 그 데이터 영역 하단에 추가로 라이트 하거나, 듀얼포트 메모리에 라이트 되어 있는 데이터를 리드할 때, 그 데이터 영역 하단에 이미 라이트 되어 있는 CRC 비트를 비교하는 인터페이스 수단을 더 포함하여 구성한 것을 특징으로 하는 듀얼포트 메모리의 액세스 제어장치.
2. 제1항에 있어서, 상기 듀얼포트 메모리에 데이터를 라이트 하거나, 듀얼포트 메모리로부터 데이터를 리드하기 위한 장치의 CRC 비트 발생기는 동일한 구성을 갖는 것을 특징으로 하는 듀얼포트 메모리의 액세스 제어장치.
3. 두 개의 장치가 하나의 듀얼포트 메모리를 참조하기 위하여, 상기 듀얼포트 메모리의 내부 메모리 영역을 분할하여 사용함에 있어서,

   상기 어느 한 장치에서 각 메모리 영역에 데이터를 라이트 할 때, 그 데이터에 대한 CRC 비트를 생성하는 제1단계와;

   상기 제1단계에서 생성된 CRC 비트를 각 메모리 영역의 하단에 추가로 라이트하는 제2단계와;

   다른 한 장치에서 상기 각 메모리 영역에 라이트 된 데이터를 리드할 때, 그 데이터에 대한 CRC 비트를 생성하는 제3단계와;

   상기 제3단계에서 생성된 CRC 비트를 상기 제2단계에서 메모리 영역 하단에 이미 라이트 되어 있던 CRC 비트와 비교하는 제4단계와;

   상기 제4단계에서 두 값이 다를 경우, 에러가 있는 것으로 검출하는 제5단계로 이루어진 것을 특징으로 하는 듀얼포트 메모리의 액세스 제어방법.
4. 제3항에 있어서, 상기 CRC 비트 생성 과정은, 특정 비트가 계속해서 시리얼하게 입력될 경우, 이 값을 베타적노아(XNOR) 조합하여 패리티 비트(또는 CRC 비트)를 계산하고, 그 패리티 비트와 다음 입력되는 비트를 다시 베타적노아(XNOR) 조합하는 과정을, 입력되는 모든 비트에 대하여 반복 수행하여 이루어지는 것을 특징으로 하는 듀얼포트 메모리의 액세스 제어방법.

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