JPS627238A - デ−タ伝送制御装置 - Google Patents
デ−タ伝送制御装置Info
- Publication number
- JPS627238A JPS627238A JP60147498A JP14749885A JPS627238A JP S627238 A JPS627238 A JP S627238A JP 60147498 A JP60147498 A JP 60147498A JP 14749885 A JP14749885 A JP 14749885A JP S627238 A JPS627238 A JP S627238A
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- Detection And Correction Of Errors (AREA)
- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は電子計算機間でのデータ伝送時における符号
誤りの検査装置に関するものである。
誤りの検査装置に関するものである。
第１図は第１の計算機（２７）から第２の計算機（２８
）へデータを伝送する場合のノー−ドウエア構成を示す
ブロック図であって、図において（２１−ａ）、（２１
−ｂ）はそれぞれ主記憶装置、（２２−８）、（２２−
ｂ）はそれぞれＣＰＵ、 （２３−ａ）、（２３−ｂ）
はそれぞれ入出力装置、（２４−ａ）、（２４−ｂ）は
それぞれ補助記憶装置、（２５−ａ）、（２５−ｂ）は
それぞれデータ伝送制御装置、（２６−４）、（２６−
ｂ）はそれぞれデータ伝送装置、（２９）紘伝送路であ
る。
）へデータを伝送する場合のノー−ドウエア構成を示す
ブロック図であって、図において（２１−ａ）、（２１
−ｂ）はそれぞれ主記憶装置、（２２−８）、（２２−
ｂ）はそれぞれＣＰＵ、 （２３−ａ）、（２３−ｂ）
はそれぞれ入出力装置、（２４−ａ）、（２４−ｂ）は
それぞれ補助記憶装置、（２５−ａ）、（２５−ｂ）は
それぞれデータ伝送制御装置、（２６−４）、（２６−
ｂ）はそれぞれデータ伝送装置、（２９）紘伝送路であ
る。
伝送路（２９）等において符号誤シが発゛生ずることが
あるが、計算機（２７）、（２８）がパーソナルコンピ
ュータ等の小形計算機である場合はハードウェア的なデ
ータ検証機能がなく、ユーザは計算機内部にデータ伝送
制御装置を設け、送信データにチェックコードを付加す
る等でデータ伝送の信頼性を高めている。
あるが、計算機（２７）、（２８）がパーソナルコンピ
ュータ等の小形計算機である場合はハードウェア的なデ
ータ検証機能がなく、ユーザは計算機内部にデータ伝送
制御装置を設け、送信データにチェックコードを付加す
る等でデータ伝送の信頼性を高めている。
第３図はこのような場合の従来のチェックコード付加方
法を示すフォーマット図でアシ、図において、（１）は
データの各ワード（この場合の各ワードは必ずしもデー
タの内容的な意味によって区分したものではなく、ビッ
トシリアルの形のデータをｎビットずつ区切りで１ワー
ドとしたと考えてよい）で、（２）はｎビットの各ワー
ド（１）忙付加したチェックコードである。チェックコ
ード（２）の最も簡単な場合は１ビツトのパリティチェ
ックビットで奇数パリティ又は偶数パリティの法則に従
９て当該ワード（１）のビットパタンから簡単に算出で
きることは従来よく知られている所である。
法を示すフォーマット図でアシ、図において、（１）は
データの各ワード（この場合の各ワードは必ずしもデー
タの内容的な意味によって区分したものではなく、ビッ
トシリアルの形のデータをｎビットずつ区切りで１ワー
ドとしたと考えてよい）で、（２）はｎビットの各ワー
ド（１）忙付加したチェックコードである。チェックコ
ード（２）の最も簡単な場合は１ビツトのパリティチェ
ックビットで奇数パリティ又は偶数パリティの法則に従
９て当該ワード（１）のビットパタンから簡単に算出で
きることは従来よく知られている所である。
データ伝送制御装置（２５−ａ）は主記憶装置（２１−
ａ）等から読出され、ＣＰＵ （２ｚ−ａ）によシ第２
の計算機（２８）に伝送すべく命ぜられたデータをｎビ
ット１ワードに区切って、そのｎビットについてのチェ
ックコード（２）を算出しこれをｎビットのワードに付
加してデータ伝送装置（２６−ａ） 、伝送路（２９）
、データ伝送装置（２６−ｂ）を経てデータ伝送制御装
置（２５−ｂ）まで伝送する。
ａ）等から読出され、ＣＰＵ （２ｚ−ａ）によシ第２
の計算機（２８）に伝送すべく命ぜられたデータをｎビ
ット１ワードに区切って、そのｎビットについてのチェ
ックコード（２）を算出しこれをｎビットのワードに付
加してデータ伝送装置（２６−ａ） 、伝送路（２９）
、データ伝送装置（２６−ｂ）を経てデータ伝送制御装
置（２５−ｂ）まで伝送する。
データ伝送制御装置（２ｓ−ｂ）は受信したビットシリ
アルの１ワードのｎビットの各ビットが入力するごとに
データ伝送制御装置（２５−４）でチェックコード（２
）を生成するときに行った演算と同一の演算を行いｎビ
ット全部が入力された後での演算結果がそのｎビットの
ワード（１）に付加されているチェックコード（２）と
一致する場合はそのワード（１）には符号誤りなしとし
た。
アルの１ワードのｎビットの各ビットが入力するごとに
データ伝送制御装置（２５−４）でチェックコード（２
）を生成するときに行った演算と同一の演算を行いｎビ
ット全部が入力された後での演算結果がそのｎビットの
ワード（１）に付加されているチェックコード（２）と
一致する場合はそのワード（１）には符号誤りなしとし
た。
然し、従来の方法で、水平チェックコード（２）として
簡単な水平パリティビットを用いたような場合は、１ワ
ード中に２ビツトの誤りを生じた時にはこれを検出する
ことができないし、１ワ一ド中２ビツト以上の誤りを検
出することができるよづな水平チェックコード（２）を
生成する為忙は複雑な回路を必要とするという問題点か
あシ、この問題点を解決するため、同一データの複数回
送信、受信側から送信側への再送要求、又は受信側から
送信側へデータを返送してこの返送したデータを送信側
で検査する等の手段をとるとデータ伝送に要する時間が
増大するという問題点があった。
簡単な水平パリティビットを用いたような場合は、１ワ
ード中に２ビツトの誤りを生じた時にはこれを検出する
ことができないし、１ワ一ド中２ビツト以上の誤りを検
出することができるよづな水平チェックコード（２）を
生成する為忙は複雑な回路を必要とするという問題点か
あシ、この問題点を解決するため、同一データの複数回
送信、受信側から送信側への再送要求、又は受信側から
送信側へデータを返送してこの返送したデータを送信側
で検査する等の手段をとるとデータ伝送に要する時間が
増大するという問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、伝送データの信頼性を高めるため伝送に必要
な時間を増大することを必要としないデータ伝送制御装
置を得ることを目的としている。
たもので、伝送データの信頼性を高めるため伝送に必要
な時間を増大することを必要としないデータ伝送制御装
置を得ることを目的としている。
この発明では水平チェックコードの外に垂直チェックコ
ードを付加して伝送した。
ードを付加して伝送した。
１ワード中に２ビツト以上の誤りが存在して水平チェッ
クコードでは検出できない場合も垂直チェックコードに
よって検出することができる。
クコードでは検出できない場合も垂直チェックコードに
よって検出することができる。
以下この発明の実施例を図面について説明する。
第１図はこの発明の一実施例を示すブロック図として見
ることもでき、ただ、従来の装置と異なる点はデータ伝
送制御装置（２５−ａ）、（２５−ｂ）において垂直パ
リティコードの演算をも実行する点である。
ることもでき、ただ、従来の装置と異なる点はデータ伝
送制御装置（２５−ａ）、（２５−ｂ）において垂直パ
リティコードの演算をも実行する点である。
第２図はこの発明の装置において伝送されるデータのフ
ォーマットを示すフォーマット図で、第３図と同一符号
は同−又は相当部分を示し、（３）はｍワードのデータ
ワードを送出するごとに送出される垂直チェックコード
ワードであ、ｊ）、（４）は垂直チェックコードである
。すなわち、ｍワードごとに各ワード中の同一位置のｍ
個のビットについて縦方向にチェックコードを計算して
これを垂直チェックコード（４）とする。垂直チェック
コード（４）をｎビットのデータ分及び水平チェックコ
ード分配列したものが垂直チェックコードワード（３）
である。垂直チェックコード（４）も最も簡単な場合は
奇数又は偶数の垂直パリティを算出したパリティビット
である。
ォーマットを示すフォーマット図で、第３図と同一符号
は同−又は相当部分を示し、（３）はｍワードのデータ
ワードを送出するごとに送出される垂直チェックコード
ワードであ、ｊ）、（４）は垂直チェックコードである
。すなわち、ｍワードごとに各ワード中の同一位置のｍ
個のビットについて縦方向にチェックコードを計算して
これを垂直チェックコード（４）とする。垂直チェック
コード（４）をｎビットのデータ分及び水平チェックコ
ード分配列したものが垂直チェックコードワード（３）
である。垂直チェックコード（４）も最も簡単な場合は
奇数又は偶数の垂直パリティを算出したパリティビット
である。
第４図はデータ伝送制御装置（２５−ａ）の動作を示す
フローチャート、第５図はデータ伝送制御装置（２５−
ｂ）の動作を示すフローチャートであって、これらの図
において（５）〜（２０）は各ステップを示す。
フローチャート、第５図はデータ伝送制御装置（２５−
ｂ）の動作を示すフローチャートであって、これらの図
において（５）〜（２０）は各ステップを示す。
すなわち、ステップ（５）において送信するデータを制
御装置（２５−ａ）内の記憶領域に書込み、ステップ（
６）で１ワー、ドごとに水平チェックコード（２）を算
出し、データワードと共に送信ワードを作成する。また
、ステップ（７）においてデータワードの１ワードのｎ
ビットと水平チェックコードの各ビットに対し１ビツト
ごと別々に垂直チェックコード（４）の計算を行い、ス
テップ（８）ではステップ（６）で作成した１ワードの
送信を行い、ステップ（９）では垂直チェックコードワ
ード（３）の算出区分であるｍワードの送信が終了した
かどうかをチェックし、その終了までステップ（６）、
（７）、（８）、（９）を繰返し、ｍワードの送信が終
了すればステップ（１０）にうつりステップ（７）で順
次計算した結果から垂直チェックコードワード（３）を
作成し、ステップ（１１）でこれを送信する。
御装置（２５−ａ）内の記憶領域に書込み、ステップ（
６）で１ワー、ドごとに水平チェックコード（２）を算
出し、データワードと共に送信ワードを作成する。また
、ステップ（７）においてデータワードの１ワードのｎ
ビットと水平チェックコードの各ビットに対し１ビツト
ごと別々に垂直チェックコード（４）の計算を行い、ス
テップ（８）ではステップ（６）で作成した１ワードの
送信を行い、ステップ（９）では垂直チェックコードワ
ード（３）の算出区分であるｍワードの送信が終了した
かどうかをチェックし、その終了までステップ（６）、
（７）、（８）、（９）を繰返し、ｍワードの送信が終
了すればステップ（１０）にうつりステップ（７）で順
次計算した結果から垂直チェックコードワード（３）を
作成し、ステップ（１１）でこれを送信する。
他方、制御装置（２５−ｂ）では１ワード受信するごと
に（ステップ（１２） ）それが最終ワード（すなわち
ｍワードのデータワードの次に送出される垂直チェック
コードワード）であるか否かを判定し、判定の結果がＮ
ｏであれば、ステップ（１４）にうつシ受信したワード
についての水平チェックコードを算出し、ステップ（１
５）では、ステップ（１４）で算出した水平チェックコ
ードが受信したワードに付加されている水平チェックコ
ードと一致するか否かを調べ、一致してない場合はステ
ップ（１６）でエラー発生を知らせ、一致しておればス
テップ（１７）にうつり、ステップ（７）と同一の方法
で各ビットごとに垂直チェックコードを計算し、次のワ
ードの処理のためステップ（１２）にもどる。ｍワード
の処理が終れば、ステップ（１３）の判定はＹｅｓとな
ってステップ（１８）にうつシ、水平チェックコードに
エラーがあれば（ステップ（１６）によってエラーフラ
グがセットされておれば）異常停止となり、水平チェッ
クコードにエラーがなければステップ（１９）にうつシ
、ステップ（１０）と同様な方法で垂直チェックコード
ワードを作成し第（ｍ＋１）番目のワードとして受信し
た垂直チェックコードワードとステップ（１９）で作成
した垂直チェックコードワードとが一致するか否かを判
定しくステップ（２０） ） 、Ｎ。
に（ステップ（１２） ）それが最終ワード（すなわち
ｍワードのデータワードの次に送出される垂直チェック
コードワード）であるか否かを判定し、判定の結果がＮ
ｏであれば、ステップ（１４）にうつシ受信したワード
についての水平チェックコードを算出し、ステップ（１
５）では、ステップ（１４）で算出した水平チェックコ
ードが受信したワードに付加されている水平チェックコ
ードと一致するか否かを調べ、一致してない場合はステ
ップ（１６）でエラー発生を知らせ、一致しておればス
テップ（１７）にうつり、ステップ（７）と同一の方法
で各ビットごとに垂直チェックコードを計算し、次のワ
ードの処理のためステップ（１２）にもどる。ｍワード
の処理が終れば、ステップ（１３）の判定はＹｅｓとな
ってステップ（１８）にうつシ、水平チェックコードに
エラーがあれば（ステップ（１６）によってエラーフラ
グがセットされておれば）異常停止となり、水平チェッ
クコードにエラーがなければステップ（１９）にうつシ
、ステップ（１０）と同様な方法で垂直チェックコード
ワードを作成し第（ｍ＋１）番目のワードとして受信し
た垂直チェックコードワードとステップ（１９）で作成
した垂直チェックコードワードとが一致するか否かを判
定しくステップ（２０） ） 、Ｎ。
の場合は異常停止となる。
なお、上記実施例ではステップ（１８）、（２０）の判
定結果がＮｏの場合、異常停止としたが、これを第１の
計算機（２７）に対する再送要求の送出としてもよい。
定結果がＮｏの場合、異常停止としたが、これを第１の
計算機（２７）に対する再送要求の送出としてもよい。
また、ステップ（１５）の判定結果がＮｏのときステッ
プ（１６）を経てステップ（１７）に移っているが、ス
テップ（１５）の判定がＮｏの場合直ちに異常停止とし
てもよい。
プ（１６）を経てステップ（１７）に移っているが、ス
テップ（１５）の判定がＮｏの場合直ちに異常停止とし
てもよい。
さらに、上記実施例では伝送の処理を１ワードずつ行っ
ているが、ｍワードのデータ（水平チェックコードを付
加したもの）とこのｍワードのデータに対する１ワード
の垂直チェックコードワードを作成して記憶装置に記憶
した後送信を行い、受信側でも送信されたｍ＋１ワード
をすべて記憶装置に格納した後符号誤りの検査を行って
もよい。
ているが、ｍワードのデータ（水平チェックコードを付
加したもの）とこのｍワードのデータに対する１ワード
の垂直チェックコードワードを作成して記憶装置に記憶
した後送信を行い、受信側でも送信されたｍ＋１ワード
をすべて記憶装置に格納した後符号誤りの検査を行って
もよい。
また、最も簡単な場合として、水平チェックコード（２
）を１ビツト・の水平パリティビットとし、垂直チェッ
クコード（４）を１ビツトの垂直パリティビットとした
場合、水平パリティビットにエラーがある行と垂直パリ
ティビットにエラーがある列との交点から１ワード中の
エラービットを決定し、自動的にエラーを修正すること
ができる。
）を１ビツト・の水平パリティビットとし、垂直チェッ
クコード（４）を１ビツトの垂直パリティビットとした
場合、水平パリティビットにエラーがある行と垂直パリ
ティビットにエラーがある列との交点から１ワード中の
エラービットを決定し、自動的にエラーを修正すること
ができる。
また、上記実施例ではｍワードごとに垂直チェックコー
ドワード１ワードを付加するとしたが、ｍを小さくする
ほどエラーチェックを綿密に実行できることは申すまで
もない。
ドワード１ワードを付加するとしたが、ｍを小さくする
ほどエラーチェックを綿密に実行できることは申すまで
もない。
以上のように、この発明によれば、垂直チェ。
クコードワードによるチェック機能が追加されたので受
信データの信頼性を向上することができ、また、そのた
めにデータビット数に追加すべきチェックコードのビッ
ト数を比較的少なくすることができる。
信データの信頼性を向上することができ、また、そのた
めにデータビット数に追加すべきチェックコードのビッ
ト数を比較的少なくすることができる。
第１図はこの発明の一実施例を示すブロック図、第２図
はこの発明の装置において伝送されるデータのフォーマ
ットを示すフォーマット図、第３図は従来のチェックコ
ード付加方法を示すフォーマット図、第４図及び第５図
は第１図に示すデータ伝送制御装置（２５−ａ）、（２
５−ｂ）の動作を示すフローチャート。 （２１−ａ）、（２１−ｂ）は主記憶装置、（２２−ａ
ｌ、 （２２−ｂ）はＣＰＵ、 （２５−ａ）、（２５
ｂ）はデータ伝送制御装置、（２６−＆）、（２６−ｂ
）はデータ伝送装置、（２７）は第１の計算機、（２８
）は第２の計算機、（２９）は伝送路。
はこの発明の装置において伝送されるデータのフォーマ
ットを示すフォーマット図、第３図は従来のチェックコ
ード付加方法を示すフォーマット図、第４図及び第５図
は第１図に示すデータ伝送制御装置（２５−ａ）、（２
５−ｂ）の動作を示すフローチャート。 （２１−ａ）、（２１−ｂ）は主記憶装置、（２２−ａ
ｌ、 （２２−ｂ）はＣＰＵ、 （２５−ａ）、（２５
ｂ）はデータ伝送制御装置、（２６−＆）、（２６−ｂ
）はデータ伝送装置、（２７）は第１の計算機、（２８
）は第２の計算機、（２９）は伝送路。
Claims (1)
- 【特許請求の範囲】 第１の計算機から第２の計算機へデータを伝送する場合
のデータ伝送制御装置において、 上記第１の計算機のデータ伝送制御装置に設けられ、送
出すべきデータをｎビットごとのワードに区切り、各ワ
ードの末尾に当該ワードに対するチェックコードを算出
して付加する水平方向チェックコード付加回路、 上記第１の計算機のデータ伝送制御装置に設けられ、上
記ｎビットのワードｍワードごとにｍワードに続くチェ
ックコードワードとして各ワードの同一ビット位置のｍ
ビットに対するチェックコードを算出して付加する垂直
方向チェックコード付加回路、 上記第２の計算機のデータ伝送制御装置に設けられ、受
信した各ワードごとにそれに付加された水平方向チェッ
クコードにより当該ワードの符号誤りを検査し、上記ｍ
ワードごとに各ワードの同一ビット位置のｍビットごと
にそれに付加された垂直方向チェックコードにより当該
ｍ個のビット群の符号誤りを検査する手段を備えたこと
を特徴とするデータ伝送制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60147498A JPS627238A (ja) | 1985-07-03 | 1985-07-03 | デ−タ伝送制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60147498A JPS627238A (ja) | 1985-07-03 | 1985-07-03 | デ−タ伝送制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS627238A true JPS627238A (ja) | 1987-01-14 |
Family
ID=15431736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60147498A Pending JPS627238A (ja) | 1985-07-03 | 1985-07-03 | デ−タ伝送制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS627238A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005234883A (ja) * | 2004-02-19 | 2005-09-02 | Nec Corp | 記憶装置のデータ書き込み、読み出し方法およびデータ記憶システム |
| JP2009088313A (ja) * | 2007-10-01 | 2009-04-23 | Nuflare Technology Inc | 荷電粒子ビーム描画装置及び描画データの検証方法 |
| US7555695B2 (en) | 2004-06-09 | 2009-06-30 | Fujitsu Limited | Data transmitting apparatus, data receiving apparatus, data transmitting method, and data receiving method |
-
1985
- 1985-07-03 JP JP60147498A patent/JPS627238A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005234883A (ja) * | 2004-02-19 | 2005-09-02 | Nec Corp | 記憶装置のデータ書き込み、読み出し方法およびデータ記憶システム |
| JP4595342B2 (ja) * | 2004-02-19 | 2010-12-08 | 日本電気株式会社 | 記憶装置のデータ書き込み、読み出し方法およびデータ記憶システム |
| US7555695B2 (en) | 2004-06-09 | 2009-06-30 | Fujitsu Limited | Data transmitting apparatus, data receiving apparatus, data transmitting method, and data receiving method |
| JP2009088313A (ja) * | 2007-10-01 | 2009-04-23 | Nuflare Technology Inc | 荷電粒子ビーム描画装置及び描画データの検証方法 |
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