JPH03260842A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH03260842A JPH03260842A JP2060176A JP6017690A JPH03260842A JP H03260842 A JPH03260842 A JP H03260842A JP 2060176 A JP2060176 A JP 2060176A JP 6017690 A JP6017690 A JP 6017690A JP H03260842 A JPH03260842 A JP H03260842A
- Authority
- JP
- Japan
- Prior art keywords
- data
- error correction
- bit
- correction code
- code
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 16
- 230000010365 information processing Effects 0.000 claims description 10
- 239000000203 mixture Substances 0.000 claims 1
- 239000011159 matrix material Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理装置の記憶装置に利用する。
特に、その符号誤り訂正手段に関する。
本発明は、1ビット誤り訂正可能、2ビット誤り検出可
能とする誤り訂正手段を有する情報処理装置のおいて、 偶数パリティおよび奇数パリティを混在させることによ
り、 記憶部およびデータの読み書き経路のハードウェアの固
定障害を検出することができるようにしたものである。
能とする誤り訂正手段を有する情報処理装置のおいて、 偶数パリティおよび奇数パリティを混在させることによ
り、 記憶部およびデータの読み書き経路のハードウェアの固
定障害を検出することができるようにしたものである。
従来、この種の符号誤り訂正手段は第3図に示すような
マトリックスにより偶数パリティまたは奇数パリティを
発生させ、その集合を誤り訂正符号として使用していた
。特に、符号の生成、検出回路の遅延および複雑さを低
減するために第3図のマトリックスのようにパリティ対
象のビット数および各データ参照のパリティ数をそろえ
る場合が多い。
マトリックスにより偶数パリティまたは奇数パリティを
発生させ、その集合を誤り訂正符号として使用していた
。特に、符号の生成、検出回路の遅延および複雑さを低
減するために第3図のマトリックスのようにパリティ対
象のビット数および各データ参照のパリティ数をそろえ
る場合が多い。
このような従来例では、誤り訂正符号部分も含めたデー
タがすべて「1」または「0」に固定障害を起こした場
合に検出不能または訂正可能誤りとして判断されて上位
装置に娯りの報告がなされない。このことを第3図およ
び第4図を用いて説明する。
タがすべて「1」または「0」に固定障害を起こした場
合に検出不能または訂正可能誤りとして判断されて上位
装置に娯りの報告がなされない。このことを第3図およ
び第4図を用いて説明する。
まず、第3図に示すマトリックスを用いて16ビツトの
データに対して偶数パリティにより6ビツトの誤り訂正
符号を生成するとする。読み出し時に1ビツトエラーを
検出した際は1個または3個のパリティがエラーする。
データに対して偶数パリティにより6ビツトの誤り訂正
符号を生成するとする。読み出し時に1ビツトエラーを
検出した際は1個または3個のパリティがエラーする。
2ビツトエラー時には偶数のパリティがエラーするよう
に組まれている。
に組まれている。
例えば7ビツト目がエラーしたとすると、第4図より2
ビツト目、3ビツト目、4ビツト目の三つのパリティが
エラーする。ところが、電源や接続部分等の障害により
記憶部から検出手段への入力データがすべて「0」にな
ったとすると、すべてのパリティが正常と判断されてエ
ラーの検出ができない。一方、奇数パリティによって誤
り訂正符号を生成した場合は、すべてのデータが「l」
になった場合にパリティエラーが検出できない。このよ
うに、データがすべて異常になった場合に検出できない
欠点がある。
ビツト目、3ビツト目、4ビツト目の三つのパリティが
エラーする。ところが、電源や接続部分等の障害により
記憶部から検出手段への入力データがすべて「0」にな
ったとすると、すべてのパリティが正常と判断されてエ
ラーの検出ができない。一方、奇数パリティによって誤
り訂正符号を生成した場合は、すべてのデータが「l」
になった場合にパリティエラーが検出できない。このよ
うに、データがすべて異常になった場合に検出できない
欠点がある。
本発明は、このような欠点を除去するもので、記憶部か
ら検出手段への入力データがすべて「0」になってもエ
ラー検出が行える情報処理装置を提供することを目的と
する。
ら検出手段への入力データがすべて「0」になってもエ
ラー検出が行える情報処理装置を提供することを目的と
する。
本発明は、同一ビットをn回使用してMビットのデータ
から抽出したm (m<M)ビットのデータ列をN個(
N > n )生威し、このN個のデータ列に対するパ
リティ演算結果の符号列で構成される誤り訂正符号を生
成する符号生成手段と、上記データおよびこのデータに
かかわる誤り訂正符号が格納される記憶手段と、この記
憶手段に格納されたデータの誤りをこのデータにかかわ
る誤り訂正符号に基づき検出および訂正し、この検出お
よび訂正が実行された旨を上位装置に報告する検出報告
手段とを備えた情報処理装置において、上記符号生成手
段は、上記N個のデータ列に対して施すパリティ演算に
あらかじめ定めた規則に従って偶数パリティ演算および
奇数パリティ演算を混在させる構成であることを特徴と
する。
から抽出したm (m<M)ビットのデータ列をN個(
N > n )生威し、このN個のデータ列に対するパ
リティ演算結果の符号列で構成される誤り訂正符号を生
成する符号生成手段と、上記データおよびこのデータに
かかわる誤り訂正符号が格納される記憶手段と、この記
憶手段に格納されたデータの誤りをこのデータにかかわ
る誤り訂正符号に基づき検出および訂正し、この検出お
よび訂正が実行された旨を上位装置に報告する検出報告
手段とを備えた情報処理装置において、上記符号生成手
段は、上記N個のデータ列に対して施すパリティ演算に
あらかじめ定めた規則に従って偶数パリティ演算および
奇数パリティ演算を混在させる構成であることを特徴と
する。
また、あらかじめ定めた規則は、一つの誤り訂正符号に
対して定めた規則であることが好ましい。
対して定めた規則であることが好ましい。
1ビット誤り訂正可能、2ビット誤り検出可能とする誤
り訂正符号(FCC)を構成する複数個のパリティに偶
数パリティと奇数パリティとを混在させる。これにより
、誤り訂正符号を含めてすべてのデータが障害により「
0」の場合に、パリティがエラーするので、この種の障
害を検知することができる。
り訂正符号(FCC)を構成する複数個のパリティに偶
数パリティと奇数パリティとを混在させる。これにより
、誤り訂正符号を含めてすべてのデータが障害により「
0」の場合に、パリティがエラーするので、この種の障
害を検知することができる。
以下、本発明の一実施例を図面に基づき説明する。
この実施例である情報処理装置10は、第1図に示すよ
うに、同一ビットを3回使用して16ビツトのデータか
ら抽出した8ビツトのデータ列を6個生成し、この6個
のデータ列に対するパリティ演算結果の符号列で構成さ
れる誤り訂正符号を生成する符号生成手段11と、上記
データおよびこのデータにかかわる誤り訂正符号が格納
される記憶手段12と、この記憶手段12に格納された
データの誤りをこのデータにかかわる誤り訂正符号に基
づき検出および訂正し、この検出および訂正が実行され
た旨を上位装置20に報告する検出報告手段13とを備
え、さらに、本発明の特徴とする手段として、符号生成
手段11は、6個のデータ列に対して施すパリティ演算
にあらかじめ定めた規則に従って偶数パリティ演算およ
び奇数パリティ演算を混在させる構成である。ここで、
あらかじめ定めた規則は、一つの誤り訂正符号に対して
定めた規則である。
うに、同一ビットを3回使用して16ビツトのデータか
ら抽出した8ビツトのデータ列を6個生成し、この6個
のデータ列に対するパリティ演算結果の符号列で構成さ
れる誤り訂正符号を生成する符号生成手段11と、上記
データおよびこのデータにかかわる誤り訂正符号が格納
される記憶手段12と、この記憶手段12に格納された
データの誤りをこのデータにかかわる誤り訂正符号に基
づき検出および訂正し、この検出および訂正が実行され
た旨を上位装置20に報告する検出報告手段13とを備
え、さらに、本発明の特徴とする手段として、符号生成
手段11は、6個のデータ列に対して施すパリティ演算
にあらかじめ定めた規則に従って偶数パリティ演算およ
び奇数パリティ演算を混在させる構成である。ここで、
あらかじめ定めた規則は、一つの誤り訂正符号に対して
定めた規則である。
第2図は、本発明の誤り訂正符号を発生するマトリック
スの一実施例である。ここでは、16ビツトのデータに
対して6ビツトの誤り訂正符号を付加する。また、上述
した簡単化と高速化とのための施策として、各データビ
ットは3個のパリティの生成に使用され、各パリティは
8ビツトのデータを参照して生成される。すなわち、誤
り訂正符号の0ビツト目を生成するのにマトリックス中
の×印のデータビットのパリティを取る。すなわち、デ
ータの0ビツト目、1ビツト目、3ビツト目、4ビツト
目、8ビツト目、9ビツト目、10ビツト目および13
ビツト目の8ビツトデータのパリティとして誤り訂正符
号の0ビツト目が生成される。
スの一実施例である。ここでは、16ビツトのデータに
対して6ビツトの誤り訂正符号を付加する。また、上述
した簡単化と高速化とのための施策として、各データビ
ットは3個のパリティの生成に使用され、各パリティは
8ビツトのデータを参照して生成される。すなわち、誤
り訂正符号の0ビツト目を生成するのにマトリックス中
の×印のデータビットのパリティを取る。すなわち、デ
ータの0ビツト目、1ビツト目、3ビツト目、4ビツト
目、8ビツト目、9ビツト目、10ビツト目および13
ビツト目の8ビツトデータのパリティとして誤り訂正符
号の0ビツト目が生成される。
以下誤り訂正符号1〜5も同様に×印のデータのパリテ
ィを生成して得られる。このときに、誤り訂正符号のO
ビット目および1ビツト目を奇数パリティとして構成し
、その他の4ビツトを偶数パリティとして構成する。
ィを生成して得られる。このときに、誤り訂正符号のO
ビット目および1ビツト目を奇数パリティとして構成し
、その他の4ビツトを偶数パリティとして構成する。
1ビット誤りの訂正および2ビット誤りの検出に関して
は、奇数および偶数のパリティを混在させることはまっ
たく影響せずに従来技術と同じ様に機能をする。しかし
、例えば誤り訂正符号を含めたすべてのデータがすべて
「0」の場合には、誤り訂正符号の「0」と「1」に対
応するパリティがエラーして訂正不可能な誤りと判断さ
れ、この種の障害の検出が可能である。また、すべてが
「l」の場合には、2ビツト目〜5ビツト目の4つのパ
リティがエラーして同様の結果になる。
は、奇数および偶数のパリティを混在させることはまっ
たく影響せずに従来技術と同じ様に機能をする。しかし
、例えば誤り訂正符号を含めたすべてのデータがすべて
「0」の場合には、誤り訂正符号の「0」と「1」に対
応するパリティがエラーして訂正不可能な誤りと判断さ
れ、この種の障害の検出が可能である。また、すべてが
「l」の場合には、2ビツト目〜5ビツト目の4つのパ
リティがエラーして同様の結果になる。
本発明は以上説明したように、誤り訂正符号生成時に奇
数パリティと偶数パリティとを混在させることにより、
ドライバや電源の故障によりデータのすべてが「l」ま
たは「0」になる障害を障害として判定することができ
る効果がある。
数パリティと偶数パリティとを混在させることにより、
ドライバや電源の故障によりデータのすべてが「l」ま
たは「0」になる障害を障害として判定することができ
る効果がある。
第1図は、本発明実施例の構成を示すブロック構成図。
第2図は、本発明実施例の誤り訂正符号の生成を示す符
号構成図。 第3図は、従来例の誤り訂正符号の生成を示す符号構成
図。 第4図は、従来例の誤り訂正動作を示す説明図。 10・・・情報処理装置、11・・・符号生成手段、1
2・・・記憶手段、13・・・検出報告手段、20・・
・上位装置。
号構成図。 第3図は、従来例の誤り訂正符号の生成を示す符号構成
図。 第4図は、従来例の誤り訂正動作を示す説明図。 10・・・情報処理装置、11・・・符号生成手段、1
2・・・記憶手段、13・・・検出報告手段、20・・
・上位装置。
Claims (1)
- 【特許請求の範囲】 1、同一ビットをn回使用してMビットのデータから抽
出したm(m<M)ビットのデータ列をN個(N>n)
生成し、このN個のデータ列に対するパリティ演算結果
の符号列で構成される誤り訂正符号を生成する符号生成
手段と、 上記データおよびこのデータにかかわる誤り訂正符号が
格納される記憶手段と、 この記憶手段に格納されたデータの誤りをこのデータに
かかわる誤り訂正符号に基づき検出および訂正し、この
検出および訂正が実行された旨を上位装置に報告する検
出報告手段と を備えた情報処理装置において、 上記符号生成手段は、上記N個のデータ列に対して施す
パリテイ演算をあらかじめ定めた規則に従って偶数パリ
テイ演算および奇数パリテイ演算を混在させる構成であ
る ことを特徴とする情報処理装置。 2、あらかじめ定めた規則は、一つの誤り訂正符号に対
して定めた規則である請求項1記載の情報処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2060176A JPH03260842A (ja) | 1990-03-12 | 1990-03-12 | 情報処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2060176A JPH03260842A (ja) | 1990-03-12 | 1990-03-12 | 情報処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03260842A true JPH03260842A (ja) | 1991-11-20 |
Family
ID=13134585
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2060176A Pending JPH03260842A (ja) | 1990-03-12 | 1990-03-12 | 情報処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03260842A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07202850A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | Crc保護によるデータ伝送方式 |
-
1990
- 1990-03-12 JP JP2060176A patent/JPH03260842A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07202850A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | Crc保護によるデータ伝送方式 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6009548A (en) | Error correcting code retrofit method and apparatus for multiple memory configurations | |
US6041430A (en) | Error detection and correction code for data and check code fields | |
US8145961B2 (en) | Fast ECC memory testing by software including ECC check byte | |
US4402045A (en) | Multi-processor computer system | |
EP1160987B1 (en) | Method and apparatus for verifying error correcting codes | |
JPS6041770B2 (ja) | エラ−・チェック修正システム | |
JPS6250943A (ja) | 記憶装置 | |
JPH0260013B2 (ja) | ||
JP2013070122A (ja) | 誤り訂正装置、誤り訂正方法及び演算装置 | |
JPS63115239A (ja) | エラ−検査訂正回路 | |
EP0176218A2 (en) | Error correcting system | |
JPH01316041A (ja) | 2進符号化された情報中の誤りを検出する方法および2進符号化された情報を格納する回路 | |
JPS60142430A (ja) | 誤り訂正・検出装置 | |
US6519735B1 (en) | Method and apparatus for detecting errors in data output from memory and a device failure in the memory | |
JPH03260842A (ja) | 情報処理装置 | |
JPH10312340A (ja) | 半導体記憶装置におけるエラー検出,訂正方式 | |
JPH02146200A (ja) | 電気的に消去可能なプログラマブルロム装置 | |
EP0152974B1 (en) | Arrangement for checking the parity bit-containing bit groups | |
JP2684031B2 (ja) | データの復号化方法 | |
RU2211492C2 (ru) | Отказоустойчивое оперативное запоминающее устройство | |
JPH01196647A (ja) | 誤り訂正機能を有する記憶装置 | |
JPS62226353A (ja) | Ras回路付記憶装置 | |
US20220044753A1 (en) | Method for memory storage and access | |
JPH03147041A (ja) | エラー訂正システム | |
SU951407A1 (ru) | Устройство дл контрол блоков коррекции ошибок в пам ти |