JPH01214949A - バス異常監視方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 プロセッサユニットを入出力ユニット又はメモリユニッ
トを共通バスで接続した構成の装置のバス異常を監視す
る方式に関し、 バスの状態を直接監視すると共に、パリティチェックで
検出できないバス異常も検出することを目的とし、 １台のプロセッサユニットと複数台の入出力ユニット又
はメモリユニットとが共通バスを介して接続された構成
の装置において、該プロセッサユニットの転送処理の１
サイクルと次の１ザイクルとの間のバス隙間Ｉ！１間内
において特定のパターン情報を発生して該共通バスへ出
力する発生部と、該パターン情報が該共通バスを介して
供給され、そのエラーチェックを行ない、得られたチェ
ック結果を保持すると共に、該プロセッサユニットヘ供
給する検出部とより構成する。

〔産業上の利用分野〕

本発明はバス異常監視方式に係り、特にプロセッサユニ
ット（以下ｒ　ＣＰ　Ｕ　Ｊとも記す）と入出力ユニッ
ト（以下「Ｉ１０ユニット」とも記す）又はメモリユニ
ット（以下ｒ　Ｍ　Ｅ　Ｍ　Ｊとも記す）を共通バスで
接続した構成の装置のバス異常を監視する方式に関する
。

〔従来の技術〕

第５図は一般的なバス接続方式の一例の構成図を足す。

同図中、１はＣＰＵ、２＋〜２Ｔｌは夫々Ｉ１０ユニッ
トで、全部でｎ台ある。Ｉ１０ユニット２１〜２ＴＩの
全部又は一部はＭＥＭであってもよい。３は１台のＣＰ
Ｕ１とｎ台のＩ１０ユニット２１〜２ｎとの間を結ぶ共
通バスである。ＣＰＵ１とＩ１０ユニット２１〜２ＴＩ
のうちの任意のＩ１０ユニットとの間のデータ転送を可
能にするため、Ｉ１０ユニット２１〜２１Ｎの夫々には
予めアドレスが割付けられている。

このバス接続方式において、ｃｐｕｉとＩ１０ユニット
２１〜２１のうちの任意の一台のＩ１０ユニットとの間
でＣＰＵＩからのデータをＩ１０ユニットに書込むライ
ト時の転送タイムチャートは第６図（Ａ）に示す如くに
なり、またＩ１０ユニット側よりＣＰＵＩ（Ｉｌｌへデ
ータを転送するり一ド時の転送タイムヂャートは同図（
Ｂ）に示す如くになる。

すなわち、ライト／リード時にはＣＰＬｌｌはまずライ
ト／リードすべき任意の一台のＩ１０ユニットを指定す
るアドレス信号（ＡＤＲ）を共通バス３へ送出した後、
リード／ライト制御信号（Ｒ／Ｗ）を共通バス３へ送出
する。Ｉ１０ユニット２蔦は上記のアドレス信号ＡＤＲ
を受信し、内部のＡＤＲコンパレータ４において予め設
定されたそのＩ１０ユニット２１固有の設定アドレスと
受信アドレスとが一致するか否が判定し、一致した場合
は一致判定信号を発生してＡＮＤ回路５へ供給し、これ
をゲート「開」状態とする。同様に、他のＩ１０ユニッ
ト２２〜２ｔ＋も入力アドレス信号ＡＤＨと設定アドレ
スとの一致／不一致を判定し、一致する場合には内部の
ＡＮＤ回路をゲートＩ［Ｊ状態にし、後述の転送タイミ
ング信号受信可能状態となる。

次にｃｐｕｉはライト時は第６図（Ａ）に示す如くその
記憶データ（Ｄ　Ａ　Ｔ　Ａ　）を送出してから転送タ
イミング信号ＳｖＯを送出し、リード時は同図（Ｂ）に
示す如く記憶データは送出することなく転送タイミング
信号ＳＶＯを送出する。この転送タイミング信５ｓｖｏ
は共通バス３を介してｎ台のＩ１０ユニット２１〜２１
に夫々供給されるが、そのうちの指定した任意の一台の
Ｉ１０ユニットにのみ受付けられる。

すなわち、指定した任意の一台のＩ１０ユニットが２＋
であるものとすると、上記の転送タイミング信号ＳｖＯ
はＡＮＤ回路５を通して抵抗６及びコンデンサ７・より
なる積分回路に供給され、ここで積分（ｉｌ！延）され
てからアンプ８に供給される。これにより、アンプ８か
らは転送タイミン゛グ信号ＳＶｏ入来時点より一定期間
遅れて所定レベルの転送受領信号ＳＶＩが第６図（Ａ）
、（Ｂ）に示す如く取り出されて共通バス３を介してＣ
ＰＵ１に供給される。

上記の一定期間はＩ１０ユニット内部のレジスタへデー
タをリード／ライトするのに要する時間よりも若干長く
設定されている。従って、ライト時にはＡＮＤ回路５の
出力信号によりＩ１０ユニット２Ｉ内部のレジスタへＣ
ＰＵ１からのデータを書込み始め、書込み終了後にＳＶ
Ｉ信号が発生出力されることになる。

一方、リード時には上記のＳｖＯ信号の入力によりＡＮ
Ｄ回路５から信号が取り出され始めた時点から、Ｉ１０
ユニット２１内部のレジスタから記憶データが読み出さ
れ始め、共通バス３へ送出される。そして、その後にア
ンプ８よりＳＶＩ信号が発生されると第６図（８）に示
す如く、ＣＰＵ１はこのＳＶＩ信号を受信することによ
り、共通バス３を介して入力されているデータ（ＤＡＴ
Ａ）が所望のＩ１０ユニット２１からの°ものであると
確認してその書込みを開始する３゜ｃｐｕ　ｉはライト
／リード時には第６図（Ａ）。

（Ｂ）に示す如く、上記のＳＶＩ信号受信後、成る期間
経過してから上記転送タイミング信号ＳＶＯの送出を停
止し、これにより転送受領信号Ｓｖ■がＩ１０ユニット
から取り出されなくなるので、これをＣＰＵ１が検出し
てリード／ライト制御信号Ｒ／Ｗとアドレス信号ＡＤＲ
の送出を順次に停止する。

なお、ライト時には転送タイミング信ｓｓｖ。

の送出停止後にＣＰＵ１からのデータの送出を停止する
。

このようなバス接続方式で構成された装置において、デ
ータ転送（リード／ライト）におけるデータ信頼性を確
保するため、従来はデータ中にパリティを付加したり、
データ照合を行なっていた。

前者の方法はデータ及びパリティに基づいてパリティチ
ェックを行ない、１ビツトのデータ誤りを検出する。一
方、後者のデータ照合方法は、メモリに所定のデータを
書込んだ後、それをメモリから読み出し、占込んだデー
タと読み出されたデータをｃｐｕｉでソフトウェアにて
データ照合し、両者が一致しない場合はメモリ素子の劣
化又はバス異常を検出することができる。

（発明が解決しようとする課題〕 しかるに、パリティを付加する方法では偶数ビットのデ
ータバス異常（バス断線又は他ユニットの異常によるバ
ス取得）時は、バス正常時と同・−のチェック結果が得
られてしまうので、検出できないという同題点があった
。

また、データ照合を行なう方法では、ＣＰＵの処理効率
から考えると、常時行なうことができなかった。更に、
上記の２つの方法は、いずれもバス監視を兼ねた間接的
なデータ誤り検出方法であり、直接にバスの状態を監視
する方法ではなかった。

本発明は上記の点に鑑みてなされたものであり、バスの
状態を直接監視すると共に、パリティチェックで検出で
きないバス異常も検出することができるバス異常監視方
式を提供することを目的とする。

〔課題を解決するための手段〕

第１図は本発明の原即ブロック図を示す。同図中、１０
はプロセッサユニット（ＣＰＵ）、１１゜〜１１ηは複
数ｎ台の入出力ユニット又はメモリユニット（Ｉ１０ユ
ニット又はＭＥＭ）で、これらは共通バス１２を介して
接続されている。また、１３は発生部、１４は検出部で
ある。

発生部１３はプロセッサユニット１０の転送処理の１サ
イクルと次の１サイクルとの間のバス隙ｊ２Ｓ１ｍ問内
において特定のパターン情報を発生する。

検出部１４は上記パターン情報のエラーチェックを行な
い、そのチエック結果を保持すると共に、プロセッサユ
ニット１０へ供給する。

〔作用〕

プロセッサユニット１０は第２図に示すように、まずア
ドレス信号（ＡＤＲ）を出力し、Ｉ１０ユニット又はＭ
ＥＭ１１＋〜１１ｎのうち任意の一台のＩ１０ユニット
又はＭＥＭを選択した後、リード／ライト制御信号（Ｒ
／Ｗ）を出力する。第２図中、■はライト期間、■はリ
ード期間を示しており、上記リード／ライト制御信号Ｒ
／Ｗに基づいて制御が行なわれる。

Ｉ１０ユニット又はＭＥＭ１１＋〜１１ηの夫々にはア
ドレスが割付けられており、アドレス信号ＡＤＨにより
指定された任意の一台のＩ１０ユニット又はＭＥＭによ
りアドレスの一致が検出され、プロセッサユニット１０
よりの転送タイミング信号（第２図にＳｖＯで示す）に
より、ライト時はブロセッリ゛ユニット１０からのデー
タの志込みを、またリード時は上記の任意の一台のＩ１
０ユニット又はＭＥＭ内のデータの読み出しを開始する
。なお、第２図のＤ　Ａ　Ｔ　Ａはリード／ライトされ
るデータ転送期間を示す。

上記の任意の一台のＩ１０ユニット又はＭ　Ｅ　Ｍはデ
ータのリード／ライト動作完了後、転送受領信号ｓＶＩ
を第２図に示す如くバス１２を介してプロセッサユニッ
ト１０へ出力する。これにより、プロセッサユニット１
０は上記信号ＳｖＯの送出を停止し、上記信号ＳＶＩの
消失後送の動作へ移る。

以上の動作は従来と同様であるが、プロセッサユニット
１０の処理サイクルが連続すると、第２図にＴ１及び゛
Ｔ２で示す如きバス隙間時間が生じる。このバス隙間時
間Ｔ＋　、Ｔ２は、プロセッサユニット１０の処理能力
の点からプロセッサユニット１０がたとえその内部で演
偉動作をしていても、バス１２上では情報がいずれも転
送されてない期間を示している。

本発明はこの点に着目し、発生部１３による前記パター
ン情報の発生と、検出部１４によるそのパターン情報の
エラーチェックとを第２図に×１及び×２で示す期間に
行なうようにした点に特徴を有する。

上記のパターン情報はバス１２を介して検出部１４へ供
給され、プロセッサユニット１０の処理サイクル毎に自
動的に検出部１４でエラーチェックが行なわれる。

〔実施例〕

第３図は本発明の一実施例の回路系統図を示す。

同図中、第１図と同一構成部分には同一符号を付し、そ
の説明を省略する。また、第３図では便宜上、第１図の
Ｉ１０ユニット又はＭＥＭ１１ｚ〜１１Ｔ＋の図示は省
略しである。

第３図において、１５は共通バスの一例としてのデータ
バス、１６及び１７はＤフリップフロップ、１８゜〜１
８Ｉ５は全部で１６個のドライバ、１９は排他的論理和
回路（ＦＯＲ回路）、２０は８人力ＮＡＮＤ回路、２１
は遅延時間Ｔを有する遅延回路、２２はＤフリップフロ
ップである。ドライバ１８゜〜１８Ｉ５はＤフリップフ
ロップ１６のＱ出力信号がハイレベルの期間のみイネー
ブル状態となるように制御される。

次にこの実施例の動作につき第４図のタイムチャートと
共に説明する。前記したＩ１０ユニット又はＭＥＭ１１
ｔ〜ｌ１ｍのうちのいずれががその１サイクルの処理を
終え、第４図にａで示す転送受領信号（ＳＶＩ）がハイ
レベルからローレベルへ変化すると、この転送受領信％
ａの立下りでＤフリップ７０ツブ１６がそのデータ入力
端子りに印加されているハイレベルの信号をラッチする
。

すると、Ｄフリップフロップ１６のＱ出力端子からは第
４図にｂで示すハイレベルの信号が取り出され、ドライ
バ１８ａ〜１８Ｉ５を夫々同時にイネーブル状態とする
と共に、遅延回路２１に供給され、ここで時間Ｔ遅延さ
れる。

ドライバ１８ｏ〜１８Ｉ５のうち奇数番目のドライバは
Ｄフリップ７０ツブ１７のＱ出力信号が供給され、偶数
番目のドライバはＤフリップフロップ１７のσ出力信号
が供給されているから、上記のドライバ１８ｏ〜１８菫
５のイネーブルにより、ドライバ１８０〜１８１５の出
力信号Ｄｏｏ”Ｄ＋ｓは第４図にＣで示す如く例えばｒ
ｌｏｌｏ・・・１０」という互い違いの値の全部で１６
ビツトのパターンデータとなる。このパターンデータは
データパスコ５を介して検出部１４内のＥＯＲ回路１９
に供給される。

ＦＯＲ回路１９は１６ビツトの入カバターンデータの相
隣６２ビツトのデータ毎に排他的論理和をとって全部で
８ピツトの信号を出力する構成とされており、一方１６
ビツトパターンデータは前記したように亙い違いの値で
あるので、エラーの無いときは、８ビツトオール“’１
”（ハイレベル）の信号をＮＡＮＤ回路２０へ出力する
。従って、ＮＡＮＤ回路２０からはエラーの無いとき、
すなわちデータバス１５に異常が無いときには、第４図
にｄで示すローレベルの信号が取り出される。

一方、前記遅延回路２１により信号すを一定時ｆｌ！１
丁遅延して得られた第４図にｅで示す信号はＤフリップ
フロップ２２のクロック端子に印加され、その立上りで
上記信Ｑ　ｄをラッチさせる。これにより、Ｄフリップ
フロップ２２のＱ出力端子よりｃｐｕ　ｉ　ｏへ供給さ
れるＲＥＱ信号は第４図にｆで示す如く、バス異常の無
いときはローレベルとなる。また、上記信号ｅは前記Ｄ
フリップフロップ１６のリセット端子に供給され、これ
をその立上りでリセットする。このようにして、１サイ
クル分の処理動作が完了し、次のバス隙間時間内で次の
サイクル処理動作に入る。

以下、上記と同様の動作が繰り返され、時刻ｔ１で転送
受領信号（ＳＶＩ）ａがハイレベルからローレベルへ変
化した時点直後にデータバス１５を介して転送された１
６ビツトのパターンデータＣ中、第４図に示す如くＤＩ
４が本来“１′°であるべきであるにも拘らずデータバ
ス１５の異常により“０″となったときは、ＮＡＮＤ回
路２０の出力信号ｄが第４図に示す如くハイレベルとな
り、これが時刻ｔ２で立上る遅延回路２１の出力信号ｅ
によりＤフリップフロップ２２でラッチされる。従って
、このＤフリップフロップ２２のＱ出力端子より第４図
にｆで示す如くハイレベルのバス異常検出信号が取り出
され、ＣＰＵ１０に供給されるので、ＣＰＵ１０はこれ
によりデータバス１５の異常を認識することができる。

ここで、上記のパターンデータがデータバス１５の異常
により得られるデータと偶然に同一パターンとなってし
まった場合でも、Ｄフリップフロップ１７のＱ、σ出力
端子の出力信号は′１サイクル毎に反転するので、１６
ビツトのパターンデータＤ０゜〜Ｄｏｓも１サイクル毎
に交互にＮ０１０・・・１０」及びｒｏｉｏｉ・・・０
１」の一方から他方へ切換ねるから、次のサイクルでデ
ータバス異常を検出することができる。

このように、本実施例によれば、バス隙間時間内でパタ
ーン照合を行なうことにより、共通データバス１５の監
視が可能となる。

なお、本発明は上記の実施例に・限定されるものではな
く、原理的にはアドレスバスの監視も可能である。

〔発明の効果〕

上述の如く、本発明によれば、プロセッサユニットの処
理サイクル毎のバス隙間期間内で、パターン情報をバス
を介して検出部で自動的にエラーブエックを行なうよう
にしたので、常にバス異常を直接監視することができ、
しかもパリティチェックでは検出できない偶数ビットの
エラーのあるバス異常も検出できると共に、エラーチェ
ックは検出部が行ないプロセッサユニットは何も関与し
ていないから、従来のメモリへデータを書込み、かつ、
それを読み出してデータ照合を、プロセッサユニットの
ソフトウェア処理にて行なう方法に比べてソフトウェア
の負担を大幅に低減することができ、更には自己診断の
一部としてＲＡＳ機能の構築強化を図ることができる等
の特長を有するものである。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の動作説明用タイムチャート、第３図は
本発明方式の一実施例の回路系統図、第４図は第３図の
動作説明用タイムチャート、第５図はバス接続方式の一
例の構成図、第６図は第５図の転送タイムチャートであ
る。 図において、 １０はプロセッサユニット（ＣＰＬＩ）、１１＋〜１１
　ｎ　Ｌ、を入出力ユニット（ｉ１０ユニット）又はメ
モリユニット（ＭＥＭ）、 １２は共通バス、 １３は発生部、 １４は検出部、 １５はデータバス を示す。 特許出願人　富　士　通　株式会社 （兄）

Claims (1)

1. 【特許請求の範囲】 　１台のプロセッサユニット（１０）と複数台の入出力
   ユニット又はメモリユニット（１１＿１〜１１＿ｎ）と
   が共通バス（１２）を介して接続された構成の装置にお
   いて、 該プロセッサユニット（１０）の転送処理の１サイクル
   と次の１サイクルとの間のバス隙間期間内において特定
   のパターン情報を発生して該共通バス（１２）へ出力す
   る発生部（１３）と、該パターン情報が該共通バス（１
   ２）を介して供給され、そのエラーチェックを行ない、
   得られたチェック結果を保持すると共に、該プロセッサ
   ユニット（１０）へ供給する検出部（１４）とを具備し
   、 該共通バス（１２）の異常を監視することを特徴とする
   バス異常監視方式。