JPS5823680B2 - 記憶装置制御方式 - Google Patents

Description

【発明の詳細な説明】 本発明は他装置（中央処理装置等）から送られてくる書
込みデータの誤り検出機能を有する記憶装置における書
込み動作の制御方法に関する。

記憶装置の記憶容量は半導体記憶素子の採用、計算機シ
ステムの大型化等に伴ない増大する傾向にある。

大容量記憶装置においては特に信頼性が重視され従って
種々の誤り診断機能を有すると共に、記憶保護機能強化
が要求される。

本発明は入力の書込みデータに誤りがあった場合にこの
データを書き込もうとする書込み動作を中止して、記憶
保護を行う場合の書込み起動信号の有効な制御方法を提
供する。

従来、上記のような、書込みデータ誤りに対し、書込み
動作を中止し、記憶保護を行う記憶装置における書込み
動作は書込みデータの誤りが判明したのち、書込み起動
信号を出すか否かを制御している。

ところがＭＯＳメモリ等においては書込み起動信号が出
て記憶素子内のアドレスが確定し、書込みが可能となる
まである程度の時間を要する。

そして、この書込み可能時間に記憶素子のゲートを開け
るための書込みパルスを印加する。

従ってこの書込みパルスを印加するか否かにより書込み
動作をするか否かを制御することもできる。

クロック同期式のシステムの場合、外部装置からくる書
込みスタート信号を書込みデータが大略同時刻か、書込
みデータの方が遅い場合には、書込みデータの誤りを検
出する時刻は、書込みスタート信号から数クロック後で
あることが多い。

このような状況においては次のような支障が生じる。

即ち、書込みスタート信号受信と同時に書込み起動信号
を出すと、クロックの周期がのびた時、書込みデータの
誤りが判明した時点において既に書込み動作が完了して
しまうという結果を生じるであろう。

逆に、こういう事態を避けるために、書込み起動信号を
誤りの判定が決まる迄、待たせる方法がある。

この方法だと書込みのサイクルタイムが書込みスタート
信号から書込みデータ誤り検出時刻までの時間のびるこ
とになり、結果としてシステムの性能低下になる。

クロック同期式の場合には記憶装置のサイクルタイム等
の性能はクロック数で評価される。

従つてクロックが遅（なった場合でも規定のサイクルタ
イム（一定のクロック数）で書込み動作をすればよいか
ら、その範囲内で書込み起動信号を遅らせることができ
る。

本発明ではクロックの周期において書込み起動柵号を出
す時刻を制御する。

即ち、クロック周期が最も速い場合には、書込み起動信
号を書込みスタート信号を受信すると同時に出ずが、ク
ロックが遅くなると書込みパルスの発生が書込みデータ
チェック後になるように書込み起動信号を遅らせる。

図によって従来の方法および本発明の制御方法について
説明する。

第１図は従来の書込み起動信号の制御方法の一例である
。

書込予告信号ＤＩは書込データ送出を予告する信号であ
る。

書込スタート信号Ｇｏは記。憶装置に対する書込動作ス
タート信号、書込データＷＤは記憶装置に送られてくる
書込みデータである。

書込データエラーＷＨＥは書込データの誤りチェック結
果である。

書込起動信号ＷＳＴは実際に記憶素子に対する書込動作
の起動信号であり、シこの信号によりメモリ起動クロッ
クＣＥ、メモリ書込みパルスＷＥが作られ、書込動作が
行なわれる。

ＣＥ、ＷＥはＷＳＴより遅延線等を使って作られるパル
スであり、従ってＷＳＴとＣＥ間ｔ１、ＷＳＴをＷＥ間
ｔ２ 間はクロック周期に関係なく。

一定の実時間である。

この第１図の例によれば書込み起動信号ＷＳＴはＷＨＥ
が確定したのちに出す。

即ち、５番目のクロックでＷＳＴが出ている。

第１図の場合、ＧＯからＷＳＴ迄の時間が３クロック分
必要であ。

る。

言い換えれば、ＷＨＥの結果を待つために３クロック分
書込動作がよけいにかかることがわかる。

第２図は本発明を説明するための書込動作タイムチャー
トである。

第２図において１〜７までの信号の意味は第１図の場合
と同じである。

この。第２図の方式であると書込起動信号ＷＳＴをＷＨ
Ｅが確定する前に出し、書込みを行うか否かばＷＥを出
すか否かで決定する。

従ってＷＥを出す前にＷＨＥが確定しておればよい。

こうすることによりＧＯ倍信号ＷＳＴの間・は短かくて
よく（第２図の例では１クロック分）、ひいては書込み
サイクルの時間を短縮することができる。

この場合、一つの問題がある。それはクロック周期がの
びた場合、第２図の例でＷＨＥがクロック５で確定して
いるが、クロック３〜５間がｔ２時間より長くなり、Ｗ
ＨＥが確定しない前にＷＥが出て間違ったデータを書込
む可能性がある。

本発明は上記の如き誤りデータの書込みを防ぐことを目
的とし、そのため本発明は書込みデータのチェック回路
を有し、書込起動信号発出後、書込みデータの誤りを検
出したとき、該書込起動信号発出より一定時間後に発出
する予定のメモリ書込パルスの発出を禁止することによ
り書込み動作を禁止する記憶装置において、上記書込起
動信号発出時点をクロック周期によって変化させ得る手
段をそなえ、上記メモリ書込パルスの発出予定時点を常
に上記チェック回路による書込みデータのチェック完了
時点よりも遅らせるようにしたことを特徴とする。

次に本発明を図面により説明する。

第３図は本発明を使用した実施例の回路である。

第３図においてＦＦ■はＪ−にフリップフロップＦＦ■
〜■はマスタスレー７”Ｄ型フリップフロップ、ＳＲは
シフトレジスタ、ＤＬは遅延線、Ｎはインバータ、Ａは
論理積ゲート、ＯＲは論理和ゲートである。

書込予告信号ＤＩによりクロック周期を遅延線ＤＬを使
って観測し、ＧＯ倍信号シフトして作ったタイミングＰ
Ｏ〜Ｐ２のいずれから書込起動信号ＷＳＴを出すか決定
する。

ＣＧはＦＦ■〜■のクロックゲート信号であり、ＣＧが
入っている時だけクロックが有効となる。

第４図は第３図の回路動作を説明するためのタイムチャ
ート例である。

１〜１１の信号略称は第３図と対応している。

ＤＩの次のクロックによりＦＦ■をオンにし、遅延線Ｄ
ＬによりＴ。

〜Ｔ２のタイミングを作成する。

クロック番号２の時にクロックゲートＣＧをオンにして
このクロック時点でＴ。

−Ｔ２のうちＩＩ （） ＩＩになっているタイミング
を選択する。

第３図でわかるように論理積ゲー）Ａ■〜■によりＱｏ
、Ｑ、がＩＩ □ ＩＩ、Ｑ２が′１°” 時１ｔｆニ
ー論’ｆ’１４積ケート■が有効、Ｑｏ、Ｑｌ、Ｑ２共
に“０°１の時は論理積ゲート■が有効となる。

従って、第４図のタイムチャート例においては論理積ゲ
ート■が有効となっている。

即ち、タイミングＰ１ の時に書込起動信号ＷＳＴが出
る。

次にクロック周期のずれた場合を考えると、遅延線ＤＬ
により得られるタイミングＴ１．Ｔ２の遅延時間は一定
であるからクロックゲート信号ＣＧによって有効にされ
るクロックとタイミング信号Ｔｏ、Ｔ１．Ｔ２ との相
対位置が変化し、ある程度以上クロック周期がずれると
異なるタイミング信号を選択することになる。

これによりシフトレジスタＳＲ出力のタイミングＰ。

、Ｐ２も異なるものを選択するので書込起動信号ＷＳＴ
の発出時点が変化する。

例えば第４図のタイムチャート例よりもクロック周期が
ある程度以上延びると書込起動信号ＷＳＴはタイミング
Ｐ２の時に発出されるようになる。

従って書込みパルスＷＥの発出予定時点はその分だけ遅
れ、チェック回路による書込データのチェック完了時点
より遅らすことができ、誤りデータの書込みを防止する
ことができる。

以上、第３図の回路例のようにクロックを観測し、自動
的にＷＳＴが出る時間を切換える方法について説明した
がオシロスコープ等によりクロック周期を観測し、調整
者がＰ。

〜Ｐ２の適当なタイミンクを選び手動でＷＳＴの時間を
調整することもできることは明らかである。

本発明によればクロック同期式計算機システムにおける
記憶装置への書込動作をできるだけ短い時間に誤りなく
実行できるという利点をもっている。

【図面の簡単な説明】

第１図は従来の書込動作の一例を示すタイムチャート、
第２図は本発明を適用する書込動作を示すタイムチャー
ト、第３図は本発明による実施例の回路、第４図は第゛
３図の回路におけるタイムチャート例である。 第３図においてＦＦ■はＪＫクリップロップ、ＦＦ■〜
■はマスタスレーブＤ型フリップフロップ、ＳＲはシフ
トレジスタ、ＤＬは遅延線、Ｎはインバータ、Ａは論理
積ゲート、ＯＲは論理和ゲートである。

Claims (1)

【特許請求の範囲】
1. １ 書込みデータのチェック回路を有し、書込起動信号
   発出後、書込みデータの誤りを検出したとき該書込起動
   信号発出より一定時間後に発出する予定のメモリ書込パ
   ルスの発出を禁止することにより書込み動作を禁止する
   記憶装置において、上記書込起動信号発出時点をクロッ
   ク周期によって変化させ得る手段をそなえ、上記メモリ
   書込パルスの発出予定時点を常に上記チェック回路によ
   る書込みデータのチェック完了時点よりも遅らせるよう
   にしたことを特徴とする記憶装置制御方式。