JPS6320554A - メモリエラ−検出訂正回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、周期的に読出されるデータのデータ損傷によ
るメモリのビット誤りの有無を読出し時に検出し、エラ
ー検出時にはデータを訂正し出力するとともに、訂正デ
ータをメモリへ再書込みするメモリエラー検出訂正回路
に関し、特に長い読出し周期のデータについてエラー検
出能力を高めたメモリエラー検出訂正回路に関する。

［従来の技術］ 従来のメモリエラー検出訂正回路としては、第２図のよ
うに構成されたものがある。すなわち、第２図において
、メモリ回路７には、符号化回路４にてエラー検出訂正
符号が付加されたデータが書込まれている。メモリ制御
回路２は、入力データバス１のデータにしたがいメモリ
回路７へのデータの書込み、読出しのタイミング制御信
号を制御信号線６へ出力するようになっている。符号化
回路４は、メモリ回路７ヘデータを書込むとき、メモリ
データ入力バス３から入力されたデータを、エラー検出
訂正符号付データに符号化し、メモリデータ入出力バス
５へ出力するようになっテイル、メモリ回路７は、メモ
リデータ入出力バス５より入力したデータを順次書込み
蓄積するようになっている。そして、メモリ回路７に蓄
積されたデータは、ごく短い周期Ｔ、と長い周期Ｔ２と
でそれぞれ繰返して出力され続けられる。

エラー検出復号化回路８は、正常時はメモリデータ入出
力バス５より入力したデータをエラー検出訂正符号のな
いデータに復号化し、メモリデータ出力バス９に出力す
る。エラー訂正回路１０は、メモリデータ出力バス９よ
り入力されたデータが、エラー検出されたことを示す信
号がないときに出力データバス１１へ、入力されたデー
タをそのまま出力するようになっている。

上記のような構成にあっては、次のようにしてエラー検
出訂正を行なう、すなわち、偶発的故障や、放射線等に
よりメモリ回路７のデータに。

データ損傷が発生すると、そのデータを読出す際にエラ
ー検出復号化回路８がエラーを検出し、エラー内容と復
号化後のデータをメモリデータ出力バス９へ出力する。

エラー訂正回路１０は、エラー検出復号化回路８のエラ
ー検出信号によりエラーの有無を判定し、エラー検出時
はエラーを訂正し、エラーが無いときは復号後のデータ
をそのまま出力データバス１１へ出力する。

一方、訂正後データをメモリデータ入力バス３へ出力し
、符号化回路４で符号化され、メモリデータ入出力バス
５が空いているときに、メモリ回路７へ再書込みする。

以上のように、メモリ回路７に蓄積されるデータは、周
期的に出力されるごとに、ビット誤りがあれば検出訂正
され、再書込みされることになる。したがって、ビット
誤りのない書込み時と同じデータが保たれることになる
。

［解決すべき問題点コ 上述した従来のメモリエラー検出訂正回路にあっては、
次のような問題点があった。すなわち、第３図はメモリ
回路７の繰返し周期データの出力シーケンスの一例を示
す図であるが、この図において、データ送信同期用デー
タ１４および送信用データ１５は、短い周期ＴＩで繰返
し読出されて出力され、回線制御用データ１３は長い周
期Ｔ２　に−度だけ読出し送出さるようになっている。

ここで、データ送信同期用データ１４および送信用デー
タ１５はごく短い周期Ｔ、で繰返し送出されるため、デ
ータ損傷によるとットエラーが発生しても、エラー訂正
回路で周期Ｔ１ごとにエラー検出されて再書込みされる
。つまり、データ損傷発生後、ただちにエラー訂正され
、正常データを維持することができる。

一方、回線制御用データ１３は、データ送信同期用デー
タ１４および送信用データ１５の周期Ｔ１に比較して十
分に長い周期Ｔ２で一度しか読出されないため、データ
損傷後放置時間が長くなり、さらに、データ損傷で複数
のビット誤りが発生しやすくなる。これが同一ワードの
複数ビット誤りの場合、エラー訂正回路の機能によって
はエラー訂正不走となり、正常データを再書込みするこ
とができない。

このように、メモリ回路７のデータ読出し周期Ｔ２が著
しく長いデータがある場合、データ読出し時のみのエラ
ー検出訂正では読出し周期の異なるデータ間に、データ
に信頼性の差異が生じ、通信全体の信頼性を損なわせる
ことになる。

また、長い読出し周期Ｔｚのデータが回線制御信号のよ
うに、その通信においてきわめて重要なデータである場
合、回線の周期がとれなくなり、ネットワークが構成さ
れなくなる問題があった。

本発明は上述した問題点にかんがみてなされたもので、
長い読出し周期のデータのエラー検出能力を高め、デー
タの信頼性を高めるメモリエラー検出訂正回路を提供す
ることを目的とする。

［問題点の解・決手段］ 上記目的を達成するために本発明は、周期Ｔ１で読み出
されるデータと、周期Ｔ２（Ｔｌ　＞ＴＩ　）で読み出
されるデータとを記憶しているメモリ回路から読み出さ
れるデータのビット誤りを検出し訂正するメモリエラー
検出訂正回路において、前記周期Ｔ１で読み出されるデ
ータについて周期ＴＩ　でエラー検出訂正をする手段と
、前記周期Ｔ２で読み出されるデータについて周期Ｔ３
（Ｔｌ　＜７２　）でエラー検出訂正する手段とを具備
した構成にしである。

〔実施例〕

以下、本発明の一実施例について図面を参照して説明す
る。

第１図は第２図と同一部分には同一符号を付した本実施
例のブロック図であり、本実施例では、メモリデータ入
出力バス５が開放されているときに長い読出し周期Ｔ２
のデータを７２　より短い周期Ｔ１　（ＴＩ＜ＴコくＴ
ｌ）で読出し、エラー検出および訂正し、エラー検出訂
正符号付データとしてメモリ回路７に再書込みするエラ
ー検出訂正回路１２を、メモリデータ入出力バス５に接
続した構成にしである。

上述した構成にあって、メモリ制御回路２は入力データ
バス１のデータにもとづきメモリ回路７を訓御し、制御
信号線６ヘメモリ制御信号を出力する。また、入力デー
タバス１のデータがメモリ書込みデータのときは、メモ
リデータ入力バス３へそのデータを出力する。符号化回
路４は、メモリデータ入出力バス３より入力したデータ
をエラー検出訂正符号付きデータに符号化し、メモリデ
ータ入出力バス５へ符号化後データを出力する。メモリ
回路７は、制′ａ＠号線６の制御信号にもとづき符号付
きデータの書込み、読出しを行なう。

エラー検出復号化回路８は、メモリデータ入出力バス５
より入力した符号付データからエラー検出訂正符号デー
タのないデータへ復号化し、メモリデータ出力バス９ヘ
エラー検出信号と復号後データを出力する。エラー訂正
回路１０は、エラー検出信号をもとに復号後データにエ
ラーがあれば、これを検出し、訂正データを出力する。

本実施例の特徴とするエラー検出訂正回路１２では、メ
モリデータ入出力バス５が開放されているときには、長
い読出し周期Ｔ２のデータを、この周期Ｔ２より短い周
期Ｔ３（Ｔｌ　＜Ｔｌ　＜Ｔｌ　）で読出し、エラー検
出および訂正し、エラー検出訂正符号付データとしてメ
モリ回路７に再書込みされることになる。

よって、このニラ−検出訂正回路１２により。

長い読出し周期Ｔ２のデータにエラーが発生しても、長
い周期Ｔ２の間装置されないため、同一ワードにさらに
ビット誤りが発生する確立がきわめて低くなり、他の短
い読出し周期τｉのデータとエラー検出訂正壱カがほぼ
均等化され、データの信頼性が高くなる。

［発明の効果］ 以上説明したように本発明によれば、長い読出周期Ｔ２
のデータを従来の読出シーケンスとは別に、エラー検出
訂正のために読出し、メモリのビット誤り検出時にエラ
ー訂正し、エラー検出訂正符号付で再書込みするエラー
検出訂正回路を有することにより、長い読出し周期Ｔ２
のデータのエラー検出能力を高め、データの信頼性を高
める。特に、長い読出し周期Ｔ２のデータが回線制御デ
ータのように、その通信においてきわめて重要なデータ
である場合でも、データ損傷により回線の同期がとれな
くなり、ネットワークの構成ができなくなるようなこと
がほとんどなくなるため、通信の信頼性を一段と向上さ
せる効果がある。

【図面の簡単な説明】

第１図は本発明によるメモリエラー検出訂正回路の一実
施例の構成を示すブロック図、第２図は従来例の構成を
示すブロック図、第３図はメモリ回路の繰返し周期デー
タの出力シーケンスの一例を示す図である。 ｌ：入力データバス　　　　２：メモリ制御回路３：メ
モリデータ入力バス　　４：符号化回路５：メモリデー
タ入出力バス　６：制御信号線７：メモリ回路　　８：
エラー検出復号化回路９：メモリデータ出力バス ｌＯ：エラー訂正回路 １１：出力データバス １２：ニラ−検出訂正回路 １３：回線制御用データ １４：データ送信同期用データ １５：送信用データ

Claims (1)

【特許請求の範囲】
1. 周期Ｔ＿１で読み出されるデータと、周期Ｔ＿２（Ｔ＿
   ２＞Ｔ＿１）で読み出されるデータとを記憶しているメ
   モリ回路から読み出されるデータのビット誤りを検出し
   訂正するメモリエラー検出訂正回路において、前記周期
   Ｔ＿１で読み出されるデータについて周期Ｔ＿１でエラ
   ー検出訂正をする手段と、前記周期Ｔ＿２で読み出され
   るデータについて周期Ｔ＿３（Ｔ＿３＜Ｔ＿２）でエラ
   ー検出訂正する手段とを具備したことを特徴とするメモ
   リエラー検出訂正回路。